技术资讯 I AiPT与AiDT，高速设计的时序双引擎

在高速PCB设计领域，随着信号速率不断攀升至GHz级别，差分信号的相位同步精度、链路延迟管控早已成为决定设计成败的核心关卡。手工调谐差分对内/对内延迟、校准相位偏差，不仅要反复迭代走线长度、反复仿真验证，耗时耗力；稍有疏忽就会引发信号畸变、时序违例、眼图劣化等问题，后期返工成本极高，更是严重拖慢项目交付周期。

针对高速设计的时序调谐痛点，Cadence Allegro 推出两大智能自动化利器——AiPT（AI-driven Phase Tuning，智能相位调谐）与AiDT（AI-driven Delay Tuning，智能延迟调谐），堪称高速PCB时序设计的“黄金搭档”。这对时序双引擎依托AI算法赋能，彻底颠覆传统手工调谐模式，把复杂、繁琐、易出错的相位校准、延迟匹配工作全流程自动化，精准攻克高速差分信号的时序管控难题。

 

 

一、

 

什么是AiPT和AiDT？

 

Auto-Interactive Phase Tuning（简称AiPT）和Auto-Interactive Delay Tuning（简称AiDT）是Allegro时序环境（ATE）中的两大核心工具，分别专注于解决差分信号的相位匹配和延迟控制问题。

AiPT：专攻相位匹配，筑牢差分信号同步根基

AiPT聚焦差分信号相位一致性核心需求，针对差分对内偏移、跨对相位偏差等高频问题，通过AI智能算法实时分析信号链路特性，自动优化走线拓扑、补偿相位差，无需工程师手动拖拽走线、反复测算。无论是高速串行总线、差分时钟还是射频差分链路，都能快速实现高精度相位匹配，杜绝因相位失衡导致的信号干扰、共模噪声放大问题，从源头保障信号完整性。

AiDT：精控链路延迟，守住时序收敛底线

AiDT主打智能延迟调谐，针对高速链路的时序裕量、路径延迟、组内延迟匹配等严苛要求，精准量化延迟偏差，智能规划等长走线、补偿延迟差异，兼顾走线美观性与布线空间利用率。相比手工调谐的粗放式管控，AiDT能严格贴合设计规范与时序约束，大幅提升延迟控制精度，缩短时序收敛周期，让高速接口、多链路同步设计的时序达标率直线上升。

 

图1：差分相位流程图

当您同时有动态和静态相位要求时，建议启用AiPT提供的所有补偿技术并运行该工具。

 

01

 

AiPT：高速信号的相位守护者

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AiPT与AiDT各司其职又深度协同，AiPT筑牢相位同步基础，AiDT精准把控延迟阈值，二者联动实现高速PCB时序设计的全流程智能化。工程师无需深陷繁琐的手工调谐、重复仿真工作，既能彻底规避人为失误，又能将精力聚焦于架构规划、信号完整性优化等核心设计环节，真正实现降本、提效、提质三重突破。

AiPT 依托 Timing Vision 精准计算差分对内相位不平衡量，自动智能调整走线，实现差分对相位精准匹配。

核心功能

自动计算相位失配量

智能识别并选择最优补偿位置

不破坏、不影响现有走线结构

菜单路径

Route → Unsupported Prototypes → Auto-Interactive Phase Tuning

使用前准备

 

图2：Timing Vision - 相位设置

在相位模式下，Timing Vision是一个三色系统，没有"稍短"或"稍长"的颜色代码。

 

建议先解决所有非耦合长度DRC错误，因为AiPT的某些补偿技术可能会增加非耦合长度。

三种补偿位置

选项	说明	适用场景
Any（任意端）	可在差分对任一端补偿	空间充足，灵活性要求高
High_Pin Comp.	只修改高引脚数元件端（如BGA）	内存控制器等芯片端
Low_Pin Comp.	只修改低引脚数元件端（如DIMM）	内存条等接口端

图3：补偿技术

内存控制器(MC)是高引脚数元件，DIMM或DRAM是低引脚数元件。

 

五大补偿技术（按优先级）

图4：补偿技术

Options选项卡上的技术顺序是按优先级排列的。

技术	功能	注意事项
Pad Entry Shortening	缩短较长半边的焊盘入口	与Allow Gather Move联动
Pad Entry Lengthening	延长较短半边的焊盘入口	最多环绕焊盘180度
Allow off-angle segs	允许非45/90度线段	适用于紧密引脚区域
Allow Gather Move	允许修改聚集点位置	会增加非耦合长度
Allow Uncoupled Bumps	添加相位补偿凸块	可设置高度和长度

图5：Pad Entry Shortening

Pad Entry Shortening的可能使用模型，指出了与Allow gather move的关联

图6：Pad Entry Lengthening 示例

 Pad Entry Lengthening不会环绕焊盘超过180度。

图7：Allow off-angle segs 示例

在紧密的引脚区域中使用非角度线段。

图8：Allow gather move 示例

与Pad Entry Shortening配合使用，通过移动聚集点使长边变短。

图9：Allow uncoupled Bumps

允许工具将相位补偿延迟凸块放入cline中。

图10：Uncoupled Bump 示例

每个非耦合部分的长度间隙由设置的Length和Height值控制。

 

使用技巧

当相位未满足要求时，使用右键菜单中的Oops命令回退，调整选项后重新运行。补偿不一定发生在你关注的区域，记得查看整条走线。

 

02

 

AiDT：精准延迟控制

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核心能力

AiDT从约束管理器获取延迟差距数据，通过创建调谐模式，让走线满足延迟要求。

自动计算延迟差距

支持两种调谐模

不影响已有相位调谐结构

菜单路径：Route – Auto-Interactive Delay Tuning

图11：用于AiDT的Timing Vision设置

 每次开始设计都应重复此流程，尤其是时序组和更新目标部分。

 

三步成功法：SEE

图12：AiDT - 成功的三个步骤 SEE

 这些步骤概述了Timing Vision、时序组的设置以及选项的调整。

 

两种调谐模式：Accordion（手风琴式）、Trombone（长号式）

Accordion（手风琴式）：类似手风琴的折叠结构，通过来回绕线增加延迟。

图13：Accordion参数

 关键参数包括最小/最大幅度、间距、拐角类型和斜接尺寸。

图14：Accordion参数（续）

 斜接尺寸控制最小45度拐角尺寸。

 

Trombone（长号式）：类似长号的伸缩结构，通过增加绕线级数调整延迟。

图15：Trombone参数

 关键参数包括最小幅度、间距、拐角类型和最大级别数。

图16：Trombone参数（续）

 最大级别数控制最大绕线数量，默认为1级。

 

高级设置

设计规划束具有可应用于它们的调谐参数属性，允许在不同束上设置不同参数。

图17： Bundle Options - Overrides, CNS Areas and Tuning Pattern

AiPT和AiDT快速对比

 

对比维度	AiPT（AI相位调谐）	AiDT（AI延迟调谐）
核心定位	差分信号相位同步专项修复工具，解决差分对内时延差（Skew）问题	信号路径延迟精准调控工具，解决单端/差分网络整体时延达标问题
专注领域	差分相位匹配、差分对内时延均衡，保障差分信号共模抑制能力	延迟约束满足、网络间时延对齐，贴合设计时序规范（Setup/Hold）
调谐对象	仅针对差分对，不处理单端网络，聚焦差分对内两根线的相位同步	兼容单端网络+差分对，可单独调谐单端时延，也可优化差分对整体延迟
核心技术手段	焊盘入口精细化调整、非耦合凸块优化、差分线段长微调，最小化相位偏移	手风琴式绕线、长号式绕线、蛇形线智能排布，精准拉长/缩短信号路径
DRC关联风险	调谐过程易新增非耦合线段长度，可能触发线宽、间距、耦合长度类DRC违规	绕线操作会增加局部非耦合长度，易触发间距、阻抗、串扰相关DRC错误
设计优先级	第一顺位：先解决差分相位失衡，这是高速差分信号传输的基础前提	第二顺位：相位达标后，再做延迟调谐，避免相位问题干扰延迟优化效果
适用场景	高速差分接口（PCIe、USB4、SATA、以太网）、差分时钟链路，要求相位差≤5ps	单端信号时序收敛、多组差分对组间时延对齐、长距离信号延迟补偿
设计价值	提升差分信号完整性，降低码间干扰，保障高速信号传输质量	绕线操作会增加局部非耦合长度，易触发间距、阻抗、串扰相关DRC错误

 

二、

 

高速设计实操黄金法则

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1. 先相位、后延迟，逻辑不可逆：必须先用AiPT彻底解决差分对内相位偏移、时延差问题，待差分链路相位同步达标后，再启动AiDT做全局延迟调谐；严禁颠倒顺序，否则相位缺陷会放大延迟误差，导致二次返工。

2. 每轮调谐必做DRC全量检查：AiPT、AiDT均会产生非耦合线段、绕线冗余，每次自动调谐操作后，立即运行DRC校验，重点排查非耦合长度、线间距、阻抗匹配、串扰阈值等错误，及时修复违规项，杜绝后期批量整改。

3. 分组调谐，循序渐进控风险：禁止一次性全选所有网络批量调谐，按照高速接口类型、信号速率、时序约束等级分组处理；优先处理高速差分对，再优化普通单端网络，降低调谐冲突，便于精准定位异常。

4. 依托Timing Vision可视化定位：充分利用工具自带的Timing Vision时序可视化功能，通过颜色编码、实时时延数据、异常标记提示，快速筛选相位/延迟超标网络，避免盲目调谐，大幅提升排查效率。

5. 善用Oops回退，灵活迭代优化：调谐结果不符合预期、DRC违规过多、时序未达标时，第一时间用Oops功能回退至上一步状态；重新调整调谐参数、约束阈值、选线范围后再重试，减少无效操作，保留设计基线。

常见问题解答

 

针对AiPT、AiDT调谐过程中工程师高频遇到的疑难问题，从故障原因、解决方案、避坑技巧三维度拆解，贴合Allegro工具操作逻辑，落地性更强：

 

问题1：AiPT调谐后相位仍未满足设计要求，该如何处理？

核心原因：默认补偿手段不足、补偿点位偏离关键路径、差分对原始布线偏差过大、约束阈值设置过严。

分级解决方案：

- 基础优化：启用AiPT内置全量补偿技术，勾选非耦合凸块补偿、焊盘入口精细化补偿、差分线段长微调等全部选项，扩大相位补偿范围；

- 参数校准：检查补偿位置设置，优先将补偿段放在差分对中间区域、远离焊盘/过孔的位置，避开阻抗突变点，提升补偿效率；

- 手动+自动结合：针对极端相位偏差，先手动微调差分对线长、修正布线拐点，缩小相位差后，再次运行AiPT自动调谐，避免纯自动调谐盲区；

- 根源排查：核查差分对布线是否存在过孔数量不对称、耦合长度不足、层切换不一致等问题，先修复布线缺陷再调谐。

问题2：AiDT在约束区域内调谐，存在哪些潜在风险？如何规避？

核心风险解析：Allegro中约束区域（如BGA扇出区、密集布线区、屏蔽区域）通常采用缩放线宽、加密间距的规则，AiDT手风琴/长号式绕线会进一步挤压布线空间，引发阻抗不连续、串扰飙升、信号反射、DRC间距违规，高速信号下极易导致SI失效。

防控与补救措施：

- 前置规避：尽量在非约束区域完成AiDT延迟调谐，约束区域仅做极简布线，禁止大面积绕线；

- 参数管控：约束区内调谐时，降低绕线密度，禁用紧凑型绕线模式，保留足够阻抗匹配空间；

- 验证闭环：调谐完成后，必须做阻抗仿真+信号完整性（SI）仿真，重点核查阻抗波动、眼图质量、串扰衰减指标，不合格则重新调整绕线方案；

- 替代方案：约束区延迟不达标时，优先通过层切换、调整布线路径补偿时延，而非强制绕线。

问题3：如何有效避免调谐后产生大批量非耦合长度DRC错误？

错误根源：AiPT的非耦合凸块、AiDT的绕线偏移，以及Allow Gather Move、Allow Uncoupled Bumps等高级功能，会主动打破差分对耦合状态，新增非耦合线段，触发DRC违规。

长效避坑方案：

- 功能慎用：非极端相位/延迟偏差，禁止随意开启Allow Gather Move（聚集移动）、Allow Uncoupled Bumps（非耦合凸块）功能，从源头减少非耦合长度；

- 阈值管控：在调谐参数中设置非耦合长度上限阈值，限制单段非耦合线段长度，避免超标；

- 耦合优先：调谐模式选择耦合补偿优先，尽量采用耦合段内微调，替代非耦合段补偿；

- 分批校验：调谐过程中实时监控非耦合长度，每调谐一组网络就做局部DRC检查，及时修正，避免批量错误堆积；

- 后期修复：若已产生错误，通过缩短非耦合段、调整耦合间距、重新合并差分线段等方式整改，切勿忽略遗留违规。
 

结语

 

在高速 PCB 设计日益复杂的今天，时序收敛已成为决定项目成败的关键环节。传统依赖经验、反复迭代的相位与延时调整，不仅效率低下，更易引入人为误差，极大消耗工程师的精力与项目周期。

AiPT 与 AiDT 作为 Cadence Allegro 平台下的时序优化双引擎，以智能算法为核心，将复杂的相位控制、Delay Tuning 等繁琐工作全面自动化。它们从底层逻辑上简化时序收敛流程，精准匹配高速链路要求，真正把工程师从重复、机械的时序调谐中解放出来，使其能够聚焦于架构规划、信号完整性、电源完整性等更具价值的核心设计。

熟练掌握 AiPT 与 AiDT，不仅是提升工具使用效率，更是升级高速 PCB 设计思维与工作方式。让时序优化从 “靠经验、拼耐心” 转向 “靠智能、讲效率”，助力你在高密度、高速度的设计挑战中游刃有余，真正实现事半功倍、提质增效。