ZYNQ核心板原理图讲解

1、设计思路

ZYNQ系列的FPGA设计方法大同小异，都是PL+PS架构，只需要理清楚有多少个BANK，哪些BANK支持多少V供电和功耗，上电时序，那些BANK是PS端那些是PL端即可。目前网上有很多原理图可以参考，可以根据自己的设计需求和习惯更换连接器或者电源芯片。

1.1 ZYNQ核心板架构

ZYNQ核心板的架构如下图所示：

此图是ZYNQ 7020 484的核心板架构，在更加高端的核心板上（900 1156封装），PL端也可以设计用于PS端的电路，比如DDR、PHY、FLASH等。

1.2 BANK0

1、JTAG，接口用于下载程序的接口，市面上卖的下载器有15MHZ，30MHZ下载速度，JTAG在BANK0。

TCK:测试时钟输入

TMS：测试模式输入

TDO：测试数据输出

TDI：测试数据输入

2、CFGBVS用于Bnak0的电压选择，BANK0支持所有IO电平标准（3.3V 1.2V 1.8V等），用多少V的电平接多少V，如果接GND则BANK0供电电压小于等于1.8V.

3、PROGRAM_B，低电平有效，复位配置整个器件，在下降沿时配置复位初始化，上升沿时配置时序开始启动，一般上拉。

4、INIT_B 初始化引脚或配置信号错误，低电平有效。

1.3 PS BANK

PS可以理解是一个高端的ARM芯片(A9 CORE)，支持OTG、SD、以太网等嵌入式板卡的接口，相当于RK系列的芯片，可以加一些外围电路做出想要的功能，其中PS端还涉及到BOOT的启动模式和MIO BANK IO电平的选择需要注意。

常见的配置如下（MIO BANK设置为1.8V）：

启动方式可以采用拨码开关经行设置（调节MIO4&MIO5的电平）。

BANK500 PS端时钟（33.3333Mhz）和Reset：

BANK502 PS DDR

这个BANK连接DDR，需要注意的是DDR3选用的是低压版本还是正常版本（1.35&1.5V），如果1.35V的DDR接1.5V也可以用，但是低压版本的功耗优势就体现不出来，根据UG933 PAGE 66中的说明，DDR3的数据线除了时钟DQS，其余的可以互换，有特殊功能的不行，比如DM信号。

1.4 PL BANK

这一部分的BANK就是纯FPGA，接口以差分对的形式出现，每一个BANK都对应各自的电平，需要给一个50Mhz的时钟。

PL CLK(50Mhz):

2、核心板POWER供电

2.1 上电时序

ZYNQ7020的上电时序是1V>1.8V>1.35V>3.3V>VCCIO，可以使用不同的方法依次上电，比如添加N-MOS和P-MOS配合，或者直接控制EN管脚，添加RC电路做延时，搞清楚上电时序，在数字硬件设计中，有三点是最重要的，我认为可以解决90%的问题，POWER、CLK、RESET，这三点也贯彻在调试中。

2.2 DC-DC的选择

DC-DC的选择很重要，需要根据每个BANK的电流做设计以及占板面积、BOM成本等，功率电感的选型也很重要，需要满足使用电流*1.3选择功率电感，核心板的面积是很宝贵的，如图以下两种核心板的电源设计就有所不同，一个使用PMU一个使用单颗电源。像使用PMU这种板子就可以做的很小，但是有个致命的缺点，如果PMU发生损坏那么主芯片肯定也会发生问题。不像单颗供电那么保险，哪路烧了换哪路。

  

DC-DC单独供电   

PMU供电