3D NAND中的Channel Hole工艺介绍

文章来源：Jeff的芯片世界

原文作者：Jeff的芯片世界

本文介绍了3D NAND闪存制造中的Channel Hole（沟道通孔）。  

Channel Hole（沟道通孔）是3D NAND闪存制造中的核心工艺步骤。它是指在垂直堆叠的多层栅极或介质层中，刻蚀出贯穿整个堆叠结构的细长通孔。这些通孔从顶层延伸至底层，垂直于晶圆表面，穿过上百层存储单元。

该孔洞是后续形成存储单元串的物理基础。在孔内将依次沉积电荷存储层、沟道材料（通常为多晶硅）以及核心填充介质。孔壁上的每个栅极层与沟道相交的区域构成一个独立的存储晶体管，一个孔贯穿所有层即形成一个完整的NAND串。通孔的深度与堆叠层数直接相关，若层数超过400层，深度可达10微米左右，而直径仅为100纳米左右，属于高深宽比结构。

刻蚀工艺步骤

Channel Hole刻蚀通常分为三步进行。首先，需要沉积一层无定形碳膜。由于碳具有很高的耐刻蚀性能，在刻蚀高深宽比通孔时，碳掩模能够抵抗刻蚀过程中的化学气体，保护下方的叠层结构不被刻蚀。其次，采用电感耦合等离子体刻蚀设备（ICP-RIE），以氧气为主的气体对无定形碳膜进行刻蚀，形成掩模图形。最后，采用电容耦合等离子体刻蚀设备（CCP-RIE），以含氟气体为主对通孔进行最终刻蚀，穿透整个堆叠层到达底部衬底。

主要挑战与难点

随着3D NAND层数不断增加，Channel Hole工艺的难度呈指数级上升。当堆叠层数突破232层时，通孔深度达到10至12微米，而直径仅几十纳米，深宽比已远超40:1。在此条件下，刻蚀方向性要求达到极限，容易出现刻偏、弯曲、瓶颈或刻不穿等问题。

刻蚀轮廓控制是另一大难题。由于物理化学限制，孔壁难以做到绝对垂直，会形成一定锥度。即使微小的倾斜也会导致孔顶与孔底直径出现显著差异，进而引起不同层存储单元的电气特性不一致。此外，工艺中还可能出现弯曲、扭曲、底部刻蚀不完全、侧壁弓形凹陷等复杂形变。

关键尺寸均匀性同样面临严峻挑战。在同一晶圆上需要刻蚀数万亿个通孔，并保证所有孔的直径和形状高度一致。晶圆中心与边缘的刻蚀条件差异、孔内顶部与底部的反应物传输不均，都会导致关键尺寸的波动，进而影响存储单元的电流和阈值电压，降低良率。

微加载效应在高层数下被显著放大。密集区域刻蚀慢而稀疏区域刻蚀快，这种差异会导致上宽下窄、上窄下宽或中间瓶颈等形貌不一致现象，是通孔刻蚀最难控制的情况之一。

此外，高深宽比刻蚀会产生大量副产物，容易在孔内再沉积或污染晶圆载体。刻蚀过程中还需及时排除通孔底部的生成物，并防止掩模被过度侵蚀、通孔因应力而发生畸变（如弯曲、扭曲、倾斜）。

关键工艺技术与气体

为应对上述挑战，业界在设备、材料和工艺上进行了大量创新。高深宽比刻蚀设备是核心装备，工艺上需要原子级的精确控制同时实现微米级的刻蚀深度。由于光刻胶无法承受长时间刻蚀，需先刻蚀一层硬掩模（通常为无定形碳），但随着深宽比提升，业界正研究掺杂无定形碳或新型硬掩模材料。

刻蚀气体方面，主要使用含氟气体（如SF₆、NF₃）提供氟原子以刻蚀硅、多晶硅和氧化物。同时使用C₄F₈或C₅F₈等氢氟烃类气体，在刻蚀过程中于侧壁原位生成聚合物保护层，抑制横向刻蚀并防止塌陷。氧气用于调节聚合物厚度以保持刻蚀方向性，氩气或氦气则用于稳定等离子体、提升方向性。随着层数增加至232层以上，这些气体的用量均有大幅提升，其中侧壁保护气体的用量增长最快，可达70%至100%。

Channel Hole工艺是3D NAND技术的核心瓶颈。它从物理上定义了存储单元，其质量直接决定了产品的存储密度、性能均匀性、可靠性和最终成本。通孔刻蚀决定了能否实现高层数堆叠、良率能否提升、工艺能否稳定量产。随着行业向300层、500层迈进，通孔刻蚀将成为NAND制程中最关键的技术战场。