【PCIe 6.0 连载 · 中篇】从设计到实现：高速信号如何做到又快又稳？

 

读懂了PCIe 6.0的行业价值，接下来更关键的是：64GT/s的高速信号，如何做到稳定传输？上篇我们讲了“为什么需要PCIe 6.0”，本篇作为系列中篇，聚焦工程实现核心，拆解PAM4信号的“脆弱性”、收发端设计要点，以及真实场景中的设计难题，让研发、测试人员轻松get核心逻辑。

 

Part 01

 

PAM4：更快，但也更“娇气”
 

PAM4是PCIe 6.0最核心的技术突破，也是设计难度提升的核心原因。它把传统NRZ编码的两种电平，扩展为四种高低不同的电平，单个符号可传输2bit数据，速率直接翻倍，但代价也十分明显：
 

信号眼图变窄

PAM4信号的眼图从NRZ的1个宽眼，变成3个窄眼，眼高仅为NRZ的1/3，噪声容限大幅下降，轻微干扰就可能导致信号识别错误；

对链路要求更高

线路损耗、串扰、阻抗不匹配等问题，在PAM4信号传输中会被放大，哪怕是细微的布线缺陷，都可能导致误码率飙升；

电平稳定性要求严苛

PAM4的四种电平必须均匀对称，电平偏移、幅度不一致，都会直接影响信号解析的准确性。

简单理解：PCIe 6.0的速度上去了，但信号的“抗干扰能力”下降了，必须靠更精细的设计和严格的测试，才能保证信号又快又稳。

 

Part 02

 

FLIT + FEC：高速不掉线的双重保障

 

为了弥补PAM4信号的“脆弱性”，PCIe 6.0引入了FLIT固定包结构与FEC前向纠错两大配套机制，形成“高速+稳定”的双重保障：

（一）

FLIT 固定包结构
 

 

摒弃传统可变长度的TLP数据包，采用256字节固定长度的FLIT封装，让数据传输更规整、链路调度更简单，有效降低传输延迟和解析复杂度。就像统一规格的集装箱，装卸、运输更高效，不易出现混乱，尤其适合大规模高速互联场景。

（二）

FEC 前向纠错机制

 

相当于给每一组数据都加上了“自动纠错码”，数据传输过程中，即使因为干扰出现少量误码，接收端也能通过纠错码实时修正，无需重新传输，大幅提升高速传输的可靠性。这种轻量级纠错机制，既不会增加过多传输冗余，又能将误码率控制在极低水平，完美适配PAM4信号的传输需求。

这两者结合，既实现了带宽翻倍的核心目标，又守住了产品稳定运行的底线，也为后续的测试工作明确了核心验证方向。

 

Part 03

 

发送端与接收端设计要点

 

PCIe 6.0的硬件设计，核心逻辑可以总结为一句话：发得干净、传得稳定、收得准确。发送端负责输出高质量信号，接收端负责修复受损信号，两者协同配合，才能实现64GT/s的稳定传输。

（一）

发送端（TX）设计核心要点

 

发送端的核心目标是：送出标准、强壮、干净的PAM4信号，提前抵消链路传输中的损耗，具体要点如下：

 

优化预加重与去加重机制

针对PAM4多电平特性，精准调节信号补偿参数，提前加强高频信号分量，抵消FR4板材、线路长度带来的高频损耗；

保证电平稳定性

严格控制驱动线性度，确保四种电平均匀对称、幅度一致，避免电平偏移、畸变，防止误码产生；

支持自动参数协商

链路训练阶段，可根据接收端反馈，自动匹配最优传输参数，适配不同链路长度、板材的连接场景，提升兼容性。

（二）

接收端（RX）设计核心要点

 

接收端的核心目标是：把经过链路传输后，可能受损、受干扰的微弱信号“救回来”，并准确解析，具体要点如下：

 

多级均衡架构

采用CTLE（连续时间线性均衡）+DFE（判决反馈均衡）+FFE（前馈均衡）多级联合均衡，全方位补偿链路损耗、抑制码间干扰和串扰，修复受损信号；

高精度时钟同步

搭载高精度CDR（时钟数据恢复）模块，适配PAM4窄眼图、低信噪比的特性，确保时钟稳定锁定，避免因时钟失锁导致信号解析错误；

硬件纠错加持

内置FEC硬件解码单元，配合链路层纠错机制，进一步修正传输中的误码，提升抗干扰能力，确保信号接收的准确性。

 

Part 04

 

真实场景中的设计挑战

 

在实际产品研发中，设计难度会被现实场景进一步放大，而这些挑战，最终都需要通过专业测试来解决：

 

AI服务器

在AI服务器中，一张主板通常需要搭载8张甚至更多GPU加速卡，PCIe链路密度高、长度长，布线空间有限，很容易出现串扰增大、阻抗不匹配、信号衰减严重等问题，导致设备运行中出现掉卡、降速、训练中断等故障，直接影响客户业务；

高速采集与仪器设备

在高速采集与仪器设备中，如雷达信号监测、5G/6G射频测试设备，PCIe 6.0接口需要实现无压缩实时数据传输，对信号的抖动、噪声要求极高，信号质量稍有偏差，就会导致测量精度下降，影响产品竞争力；

车载高性能计算平台

在车载高性能计算平台中，车辆行驶过程中的温度变化、震动、电磁干扰，都会影响PCIe 6.0链路的稳定性，若设计阶段未充分验证，可能导致自动驾驶感知、决策延迟，带来安全隐患。

这些问题，仅靠经验设计无法完全规避，必须依靠专业的测试设备、规范的测试流程，提前发现设计缺陷、定位问题根源、优化设计方案，才能确保产品稳定落地。

 

 

中篇结语

 

PCIe 6.0的设计，本质是在“速度”和“稳定”之间找到最佳平衡。更快的速率带来了更复杂的信号问题，也让测试从“辅助验证环节”变成“产品量产的核心必经环节”——设计决定产品的性能上限，而测试决定产品能否真正落地、稳定量产、赢得客户信任。

在下篇，我们将进入最核心、最干货的部分：PCIe 6.0 完整测试方案，详细拆解测试核心内容、测试流程、测试设备应用。