AD9957：高性能正交数字上变频器的深度解析

在通信系统的设计中，一款性能卓越的数字上变频器往往能起到关键作用。AD9957作为一款1 GSPS正交数字上变频器，凭借其出色的性能和丰富的功能，在众多应用场景中展现出了强大的优势。今天，我们就来深入了解一下这款器件。

文件下载：AD9957.pdf

一、AD9957的关键特性

1. 高速与高性能

AD9957拥有1 GSPS的内部时钟速度，能够实现高达400 MHz的模拟输出。其集成的14位DAC和250 MSPS的输入数据速率，为数据处理和传输提供了强大的支持。同时，它的相位噪声低至 -125 dBc/Hz（400 MHz载波，1 kHz偏移），窄带无杂散动态范围（SFDR）超过80 dB，展现出了卓越的动态性能。

2. 丰富的功能特性

• 多种调制模式：支持正交调制（QDUC）模式、插值DAC模式和单音模式，满足不同应用场景的需求。
• 8个可编程配置文件：方便实现移键控功能，可快速切换不同的信号参数。
• Sin(x)/(x)校正：通过逆sinc滤波器，有效补偿DAC输出的频谱失真。
• 参考时钟乘法器：提供灵活的时钟配置选项，支持高达2 GHz的参考时钟输入。
• 内部振荡器：可使用单个晶体实现内部时钟操作，简化设计。
• 软件和硬件控制的掉电功能：有效降低功耗，延长设备使用寿命。
• 集成RAM：可用于存储和回放数据，实现复杂的信号处理。
• 相位调制能力：支持精确的相位控制，满足通信系统的要求。
• 多芯片同步：方便实现多个器件的同步操作，提高系统的整体性能。
• 易于与Blackfin SPORT接口：便于与其他设备进行集成。

二、应用领域广泛

AD9957的高性能和丰富功能使其在多个领域得到了广泛应用，包括HFC数据、电话和视频调制解调器、无线基站传输、宽带通信传输以及互联网电话等。在这些应用中，AD9957能够提供高效、稳定的数据处理和传输能力，满足不同系统的需求。

三、工作模式详解

1. 正交调制（QDUC）模式

这是AD9957的默认工作模式。在该模式下，并行输入接受18位I和Q字，数据组装器和格式化器将I和Q字解交织，使其并行传播。DDS核心提供正交本地振荡器信号，与插值后的I和Q样本相乘并求和，产生正交调制数据流，经过逆sinc滤波器和输出缩放乘法器后，由14位DAC输出模拟信号。

2. Blackfin接口（BFI）模式

这是QDUC模式的一个子集。在该模式下，使用单独的I和Q串行位流代替并行数据字。Blackfin接口将16位串行数据转换为16位并行数据，信号处理链中增加了一对半带滤波器，提高了插值因子。需要注意的是，该模式下系统时钟限制为750 MHz。

3. 插值DAC模式

在该模式下，Q数据路径、DDS和调制器均被禁用，只有I数据路径有效。PDCLK引脚作为时钟，同步数据输入。该模式不进行调制，数据频谱保持在基带，但会根据编程的插值率进行采样率转换，插值硬件通过零填充操作进行过采样，抑制采样率转换过程中产生的图像。

4. 单音模式

在该模式下，I和Q数据路径从18位并行数据端口到调制器均被禁用。内部DDS核心根据编程的调谐字产生单频信号，用户可选择DDS的余弦或正弦输出。输出信号可通过14位幅度比例因子（ASF）进行缩放，并可选择通过逆sinc滤波器。此外，该模式还提供输出移键控（OSK）功能，可在可编程时间间隔内将幅度比例因子在零和预设值之间进行斜坡调整。

四、信号处理流程

1. 并行数据时钟（PDCLK）

AD9957在PDCLK引脚产生时钟信号，其速率与并行数据端口的采样率相同。在QDUC和插值DAC模式下，PDCLK作为并行端口的数据时钟；在BFI模式下，它作为位时钟。通过PDCLK反转位和使能位，可灵活控制PDCLK的边沿和开关。

2. 发射使能引脚（TxENABLE）

TxENABLE引脚用于控制用户提供的数据。通过TxENABLE反转位设置其极性，当TxENABLE为真时，设备在PDCLK的预期边沿锁存数据；当TxENABLE为假时，设备忽略数据。在不同模式下，TxENABLE的操作略有不同，但都需要满足一定的设置和保持时间要求。

3. 输入数据组装器

在QDUC和插值DAC模式下，输入为18位并行数据端口；在BFI模式下，为双串行数据端口。不同模式下，PDCLK的频率计算公式不同，数据格式和位序列顺序也可通过相应的控制位进行设置。

4. 逆CCI滤波器

逆级联梳状积分器（CCI）滤波器用于预失真数据，补偿CCI滤波器引入的衰减梯度。当CCI滤波器使用时，该滤波器可使通带更加平坦，但会引入一定的插入损耗。可通过寄存器位选择是否旁路该滤波器。

5. 固定插值器（4×）

由两个半带滤波器级联而成，实现4倍速率插值，在保持基带信号频谱的同时，将采样率提高4倍。其通带内纹波小，阻带衰减大，在BFI模式下，还有额外的半带滤波器，总插值因子可达16×。

6. 可编程插值滤波器

采用低通CCI滤波器实现，可通过6位控制字编程，插值范围为2×到63×。当插值因子为1时，该滤波器被旁路，同时逆CCI滤波器也被旁路。其输出是4×插值器输出数据的进一步上采样。

7. 正交调制器

将基带频谱的频率上移到所需的载波频率，实现上变频。DDS精确控制载波信号的频率，通过I和Q乘法器进行正交调制，避免了模拟调制器常见的问题。可通过频谱反转位控制调制信号的方向。

8. DDS核心

产生正弦和/或余弦信号。在单音模式下，可选择正弦或余弦输出；在QDUC模式下，产生正交载波参考信号。通过寄存器可精确调整输出频率、相位和幅度。

9. 逆sinc滤波器

对采样的载波数据流进行预失真，补偿DAC输出的sinc包络失真。启用该滤波器可使DAC输出的频谱更加平坦，但会引入约3.0 dB的插入损耗。

10. 输出比例因子（OSF）

在QDUC和插值DAC模式下，通过8位数字乘法器控制输出幅度。在插值DAC模式下，OSF不应超过1，否则可能导致削波。

11. 14位DAC

集成的14位电流输出DAC，采用平衡输出减少共模噪声。通过连接在DAC_RSET引脚和AGND之间的电阻设置参考电流，从而控制输出电流。

12. 辅助DAC

通过8位辅助DAC控制主DAC的满量程输出电流，根据存储在寄存器中的8位代码字和RSET电阻值计算输出电流。

五、RAM控制

1. RAM概述

AD9957集成了1024 × 32位的RAM，可在QDUC或插值DAC模式下使用。有数据输入/检索模式和回放模式两种操作模式，通过编程CFR1中的RAM使能位进行选择。

2. RAM段寄存器

两个专用寄存器（RAM段寄存器0和RAM段寄存器1）控制RAM的操作，包括起始地址、结束地址、地址步长和回放模式等参数。

3. RAM状态机

作为RAM的地址生成器，根据RAM模式位和RT引脚的状态，控制RAM的地址访问和数据传输。

4. RAM触发（RT）引脚

监控RT引脚的逻辑状态转换，触发状态机的操作。不同的状态转换选择不同的RAM段寄存器进行回放操作。

5. 加载/检索RAM操作

分为三步：编程RAM段寄存器、切换RT引脚选择RAM段寄存器、使用串行I/O端口读写指定地址范围的数据。

6. RAM回放操作

根据RAM回放目标位选择回放数据的目的地，通过RT引脚选择活动的RAM段寄存器，控制内部状态机进行数据回放。

7. RAM回放模式

包括斜坡上升、双向斜坡、连续双向斜坡和连续循环四种模式，通过RAM段寄存器中的3位回放模式字进行选择。

六、时钟输入

1. REFCLK概述

AD9957通过REF_CLK/REF_CLK输入引脚提供多种产生内部SYSCLK信号的选项，包括直接驱动和晶体驱动，还可启用内部锁相环（PLL）乘法器。通过XTAL_SEL引脚和CFR3寄存器中的控制位控制输入配置。

2. 晶体驱动REF_CLK

使用晶体时，谐振频率约为25 MHz，需采用推荐的电路配置。

3. 直接驱动REF_CLK

可使用单端或差分信号直接驱动REF_CLK/REF_CLK输入，需注意阻抗匹配和直流偏置。

4. 锁相环（PLL）乘法器

内部PLL提供灵活的频率乘法选项，支持12×到127×的可编程频率乘法因子，用户可根据需要优化相位噪声性能和频率规划。PLL输出频率范围受限，需根据系统时钟频率选择合适的VCO范围。

5. PLL电荷泵

电荷泵电流可编程，用户可根据需要选择不同的电流值，优化PLL性能。

6. 外部PLL环路滤波器组件

通过PLL_LOOP_FILTER引脚连接外部环路滤波器组件，用户可根据所需的开环带宽和相位裕度计算组件值，优化PLL性能。

7. PLL锁定指示

PLL_LOCK引脚提供PLL锁定状态的指示，当PLL锁定到REFCLK输入信号时，该引脚为高电平；当PLL旁路时，该引脚为低电平。

七、附加功能

1. 输出移键控（OSK）

仅在单音模式下可用，支持手动和自动两种模式。通过控制寄存器位、外部OSK引脚和ASF寄存器控制输出信号的幅度。

2. 配置文件

AD9957的三种操作模式均支持配置文件，通过三个外部引脚（PROFILE2到PROFILE0）选择特定的配置文件，实现参数的快速切换。

3. I/O_UPDATE引脚

默认作为输入引脚，用于同步更新设备的操作参数。也可通过设置CFR2中的内部I/O更新激活位，使其成为输出引脚，自动产生I/O更新信号。

4. 自动I/O更新

通过设置CFR2中的内部I/O更新激活位，启用自动I/O更新功能。I/O更新速率由CFR2中的I/O更新速率控制位和I/O更新速率寄存器中的32位字控制。

5. 掉电控制

可独立对数字核心、DAC、辅助DAC和REFCLK输入进行掉电控制，支持软件和硬件两种掉电方式。软件掉电通过CFR1中的掉电位控制，硬件掉电通过EXT_PWR_DWN引脚控制。

6. 通用I/O（GPIO）端口

在QDUC模式且Blackfin接口模式激活时可用，16个并行数据端口引脚可作为GPIO端口使用。通过GPIO配置寄存器和GPIO数据寄存器控制引脚的输入输出状态。

八、多设备同步

1. 概述

AD9957的内部时钟为基带信号处理路径提供时序，通过同步逻辑使多个设备的时钟状态匹配，实现同步操作。同步机制包括同步发生器和同步接收器两个独立模块。

2. 时钟发生器

为AD9957的内部操作提供必要的时序，包括三个独立的时钟树，分别用于不同的操作模式。

3. 同步发生器

通过Sync Generator Enable位激活，产生LVDS兼容的时钟信号，频率根据操作模式和CCI插值因子确定。用户可通过编程同步发生器延迟字调整输出延迟。

4. 同步接收器

通过Sync Receiver Enable位激活，接受外部同步信号，根据操作模式要求的频率范围进行同步。可通过同步接收器延迟字调整信号延迟，通过同步状态预设值字设置时钟发生器的预设状态。

5. 设置/保持验证

通过设置和保持验证块验证同步信号的边缘时序，确保同步脉冲的正确生成。可通过Sync Timing Validation Disable位控制验证块的激活状态。

6. 同步示例

通过为每个AD9957提供边缘对齐的SYNC_IN信号，确保所有设备的时钟状态匹配，实现多设备同步。

九、I/Q路径延迟

I/Q路径延迟与AD9957的配置有关，主要受可编程CCI速率的影响。不同模式下，各阶段的延迟时间不同，具体延迟值可根据线性延迟模型计算。

十、电源供应分区

AD9957具有多个电源供应，不同电源的功耗随配置而异。建议将电源分为3.3 V数字、3.3 V模拟、1.8 V数字和1.8 V模拟四组，根据应用需求进行隔离和滤波。

十一、串行编程

1. 控制接口 - 串行I/O

AD9957的串行端口是一个灵活的同步串行通信端口，支持MSB-first或LSB-first传输格式，可配置为两线或三线接口。

2. 通用串行I/O操作

串行通信周期分为指令阶段和数据传输阶段。指令字节包含寄存器地址和读写操作信息，数据传输阶段根据寄存器类型传输相应数量的字节。读写操作的时序和数据流向不同，需注意相关引脚的功能和使用方法。

3. 指令字节

指令字节包含读写操作位和寄存器地址位，用于确定通信周期的操作类型和访问的寄存器。

4. 串行I/O端口引脚描述

包括SCLK、CS、SDIO、SDO、I/O_RESET和I/O_UPDATE等引脚，各引脚具有不同的功能，用于实现数据的同步、选择、输入输出和更新等操作。

5. 串行I/O时序图

展示了串行I/O端口各控制信号之间的时序关系，帮助用户理解和设计通信协议。

6. MSB/LSB传输

可通过控制Function Register 1中的Bit 0选择MSB-first或LSB-first数据格式。

7. I/O_UPDATE、SYNC_CLK和系统时钟关系

I/O_UPDATE引脚用于将数据从串行I/O缓冲区传输到活动寄存器，SYNC_CLK是系统时钟的4分频信号，可用于同步外部硬件。I/O_UPDATE可同步或异步发送，满足设置时间要求时，到DAC输出的延迟恒定。

十二、寄存器映射和位描述

1. 寄存器映射

AD9957的串行I/O端口寄存器地址范围为0到25，共26个寄存器，其中6个未使用。各寄存器根据功能命名，深度不同，包含实现特定功能所需的字节数。

2. 寄存器位描述

详细描述了每个寄存器的位功能，包括控制功能寄存器、辅助DAC控制寄存器、I/O更新速率寄存器、RAM段寄存器、幅度比例因子寄存器、多芯片同步寄存器、配置文件寄存器、RAM寄存器、GPIO配置寄存器和GPIO数据寄存器等。

十三、总结

AD9957作为一款高性能的正交数字上变频器，具有丰富的功能和出色的性能。其多种工作模式、灵活的时钟配置、强大的信号处理能力以及多设备同步功能，使其在通信系统设计中具有广泛的应用前景。电子工程师在使用AD9957时，需要深入了解其特性和工作原理，根据具体应用需求进行合理配置和优化，以充分发挥其优势，实现高效、稳定的通信系统设计。你在使用AD9957的过程中遇到过哪些问题呢？欢迎在评论区分享你的经验和见解。