以太网PHY到RJ45的信号完整性设计：五大常见陷阱与对策

在设计以太网接口时，从PHY芯片到RJ45连接器的信号路径看似简单，却隐藏着许多信号完整性陷阱。即使原理图连接无误，PCB布局布线中的小疏忽也可能导致眼图闭合、回波损耗超标、端口Link不稳定等问题。本文总结五个最常见的设计陷阱，并提供相应的优化对策，帮助工程师提前规避风险。

陷阱一：差分阻抗失控

现象： 眼图张开度不足，回波损耗（Return Loss）测试失败，端口偶尔掉线。

原因： 以太网差分对要求100Ω差分阻抗。实际设计中，线宽、线距、层叠结构、参考地平面的变化都会导致阻抗偏移。常见问题包括：差分线参考地不连续（跨分割）、过孔附近的阻抗突变、表层微带线未做阻抗计算。

对策：

使用阻抗计算工具（如Polar Si9000）根据PCB板材、层叠结构精确计算线宽/线距。

确保差分线下方有完整的参考地平面，避免跨越电源层分割或空区域。

在过孔附近添加回流地过孔（ground via），减小阻抗突变。

尽量将差分线走在内层（带状线），抗干扰能力更强，但注意过孔数量。

陷阱二：差分对内部不等长

现象： 共模噪声增大，EMI辐射超标，眼图垂直方向闭合。

原因： 差分对中P/N两线长度不一致，导致信号到达时间不同，产生共模分量。共模分量不仅辐射严重，还会降低接收端的共模抑制比。

对策：

控制对内等长误差≤5mil（千兆以太网建议≤2mil）。

等长补偿应靠近信号源（PHY端）进行，使用蛇形线补偿，避免在连接器附近绕线。

蛇形线的凸起高度应大于2倍线宽，凸起宽度尽量小，以减少阻抗变化。

避免为了等长而过度绕线，走线总长度越短越好。

陷阱三：过孔引起的阻抗不连续

现象： 回波损耗超标，眼图出现明显抖动，高速链路误码率升高。

原因： 当差分信号从表层换到内层时，过孔会引入额外的寄生电容和电感，造成阻抗跌落（通常可下降10~20Ω）。多个过孔串联会累积效应。

对策：

尽量减少差分信号上的过孔数量，最好不超过2个。

在差分过孔旁边放置回流地过孔（通常对称放置4个），提供低阻抗回流路径。

移除过孔内部非功能焊盘（non-functional pad），减小寄生电容。

对于极高速应用（10G），可采用背钻（back-drill）工艺去除过孔残桩。

陷阱四：变压器下方铺铜或走线

现象： 辐射发射严重超标，共模抑制比下降，端口灵敏度降低。

原因： 网络变压器的底部如果有铜皮或走线，会形成寄生电容，为共模噪声提供旁路路径，严重降低变压器的共模抑制能力。同时，寄生电容还会影响高频信号的传输特性。

对策：

变压器正下方所有层必须挖空（void），不留任何铜皮、走线、过孔。

挖空区域应比变压器本体轮廓大至少1mm，确保边缘无铜。

同样，RJ45连接器下方也应避免铺铜，以减少对地电容。

陷阱五：Bob Smith电路接错地

现象： 辐射发射超标，尤其是30~100MHz频段，且增加屏蔽无效。

原因： Bob Smith电路（75Ω+1nF/2kV）是RJ45侧共模噪声的关键泄放路径。常见错误包括：电容的另一端接到了信号地（GND）而非机壳地（CHASSIS_GND），或者机壳地未与大地连接。

对策：

Bob Smith电路的电容必须连接到机壳地（CHASSIS_GND），而非信号地。

机壳地应与设备金属外壳（大地）良好接触，形成低阻抗泄放路径。

信号地与机壳地之间通过高压电容（1nF/2kV）单点连接，可并联一个10Ω电阻抑制低频噪声。

电阻选用1206或更大封装，电容耐压必须≥2kV。

设计验证建议

完成PCB设计后，建议进行以下验证，以提前发现信号完整性问题：

阻抗测试： 使用TDR（时域反射计）测试差分线的阻抗曲线，确保在100Ω±10%范围内。

眼图测试： 使用示波器配合以太网一致性测试软件，测量眼图张开度、抖动、上升/下降时间。

回波损耗测试： 使用矢量网络分析仪测量Sdd11参数，确保符合IEEE 802.3标准。

近场扫描： 使用近场探头扫描变压器和RJ45区域，定位共模辐射热点。

快速检查清单：
□ 差分线阻抗是否通过计算并得到厂家确认？
□ 对内等长误差是否≤5mil？
□ 过孔数量是否最少？是否添加了回流地过孔？
□ 变压器下方是否完全挖空？
□ Bob Smith电路电容是否接到机壳地？
□ 信号地与机壳地是否通过高压电容单点连接？

总结： 以太网PHY到RJ45的信号完整性设计并非难事，但需要工程师在设计初期就关注细节。避开上述五个常见陷阱，结合仿真和测试验证，可以显著提高产品的通信可靠性和EMC性能。建议将检查清单融入PCB设计评审流程，避免后期被动整改。

审核编辑 黄宇