MAX9491：多功能时钟发生器的技术剖析

引言

在通信应用的世界里，时钟发生器扮演着至关重要的角色。MAX9491作为一款多功能时钟发生器，以其独特的性能和特性，为通信、数据网络等多个领域提供了可靠的时钟解决方案。今天，我们就来深入剖析一下这款产品。

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产品概述

MAX9491是一款专为通信应用设计的多功能时钟发生器。它具有工厂可编程的PLL输出，频率范围可在4MHz到200MHz之间灵活设置，能满足多种不同的应用需求。该产品采用一次性可编程（OTP）ROM来对PLL输出进行编程，同时集成了电压控制晶体振荡器（VCXO），通过直流电压进行调谐，其输出作为PLL的输入，VCXO具有±200ppm（典型值）的宽调谐范围。OTP在工厂根据客户要求进行预设，如果需要特定频率的样品，可以联系工厂获取。

产品特性

频率范围灵活

• 晶体时钟参考频率范围为5MHz至35MHz，驱动时钟参考频率范围为5MHz至50MHz。
• 输出频率范围为4MHz至200MHz，能够适应不同的系统需求。

  低抖动性能

  在197MHz时，PLL的RMS抖动低于13ps，确保了时钟信号的稳定性和准确性。

  集成VCXO

  集成的VCXO具有±200ppm的调谐范围，为时钟信号的微调提供了便利。

  多种封装形式

  提供14引脚TSSOP和20引脚TQFN（5mm x 5mm）两种封装形式，方便不同的应用场景选择。

  宽温度范围

  工作温度范围为 -40°C至 +85°C，适用于各种恶劣的环境条件。

电气特性

直流电气特性

• 电源电压：VDD和VDDA的范围为 +3.0V至 +3.6V，典型值为3.3V。
• 输入输出电平：LVCMOS输入高电平VIH为2.0VDD，低电平VIL为0至0.8V；时钟输出CLK_OUT的高电平VOH在IOH = -4mA时为VDD - 0.6V，低电平VOL在IOL = 4mA时为0.4V。
• 电流特性：数字和模拟电源的总电流IDC在fOUT = 45MHz、无负载、fIN = 13MHz时为10mA，掉电电流IDC2在PD为低电平时为60µA。

  交流电气特性

• 输出时钟特性：最小频率范围在fIN = 5MHz至50MHz时为4MHz，最大频率范围在CL < 5pF时为133至200MHz；时钟上升时间tR在20%至80%的VDD、fOUT = 80MHz、fIN = 13MHz时典型值为1.5ns，下降时间tF在80%至20%的VDD、fOUT = 80MHz、fIN = 13MHz时典型值为1.3ns；占空比在fOUT = 45MHz、fIN = 13MHz时为44%至56%；输出周期抖动JP在不同频率下有不同的值，如fOUT = 45MHz、fIN = 13MHz时典型值为14ps RMS。
• VCXO特性：晶体频率fXTL典型值为27MHz，晶体精度为±30ppm，调谐电压范围VTUNE为0至3V，VCXO调谐范围在VTUNE = 0至3V、C1 = C2 = 4pF时为±150至±200ppm，TUNE输入阻抗ZTUNE典型值为95kΩ，输出CLK精度在VTUNE = 1.5V、C1 = C2 = 4pF时为±50ppm。

引脚配置与功能

TQFN封装

引脚编号	引脚名称	功能
1	TUNE	VCXO调谐电压输入。若使用参考时钟输入或不使用VCXO，将TUNE连接到VDD。
2	VDDA	模拟电源，需用0.1µF电容旁路到GND。
3	AGND	模拟地
4, 10, 11	GND	地
5	CLK_OUT	输出时钟，内部下拉。
6 - 9, 14, 19, 20	I.C.	内部连接，正常操作时留空。
12, 13, 16	VDD	电源，需用0.1µF电容旁路到GND。
15	PD	低电平有效掉电输入。正常操作时拉高，拉低PD可使MAX9491进入掉电模式，内部下拉。
17	X2	晶体连接2。若使用参考时钟，留空。
18	X1	晶体连接1或参考时钟输入
EP	EP	外露焊盘（仅TQFN），可连接到GND或留空。

TSSOP封装

部分引脚功能与TQFN封装类似，但引脚编号有所不同。

详细工作原理

可编程PLL

MAX9491采用可编程的分数N PLL，能够生成4MHz至200MHz之间的频率，并提供缓冲的PLL时钟输出。

掉电模式

将PD引脚拉低，可使MAX9491进入掉电模式，此时CLK_OUT设置为高阻抗，PLL关闭，CLK_OUT有一个80kΩ（典型值）的内部下拉电阻。

VCXO

内部VCXO为PLL提供参考时钟，用于生成CLK_OUT。振荡器以晶体为基本频率参考，具有电压控制的调谐输入，调谐范围为±200ppm。调谐电压VTUNE可在0至3V之间变化。晶体应采用AT切割，在基频模式下振荡，精度为±30ppm，晶体并联电容应小于10pF（包括电路板寄生电容），为实现±200ppm的可拉性，晶体负载电容应小于14pF。VCXO是一个自由运行的振荡器，通过内部POR信号启动振荡，可通过PD禁用。若不使用VCXO，将TUNE连接到VDD。

应用信息

使用输入时钟作为参考

当使用输入时钟作为参考时，将输入时钟连接到X1，X2留空，TUNE连接到VDD。

晶体选择

使用内部振荡器时，将晶体连接到X1和X2。应选择在基频模式下振荡、精度为±30ppm、负载电容小于14pF的AT切割晶体。为实现宽VCXO调谐范围，选择动电容大于7fF的晶体，并在X1和X2两端连接6pF或更小的并联电容到地。当VCXO用作振荡器时，选择约13pF的并联电容。最佳并联电容可通过实验确定。

布局与旁路考虑

MAX9491的高频振荡器需要合理的布局以确保稳定性。为获得最佳性能，应将组件尽可能靠近设备放置。GND上的数字或交流瞬态信号可能会在时钟输出端产生噪声，因此应将GND连接到质量最高的接地。每个VDD和VDDA都应使用0.1µF电容进行旁路，并尽可能靠近设备放置。精心设计的PCB接地布局可最小化输出和数字输入之间的串扰。

总结

MAX9491作为一款多功能时钟发生器，凭借其灵活的频率设置、低抖动性能、集成的VCXO以及多种封装形式等优点，在通信、数据网络、家庭娱乐中心等领域具有广泛的应用前景。在实际设计中，工程师需要根据具体的应用需求，合理选择晶体、配置引脚，并注意布局和旁路等问题，以充分发挥MAX9491的性能优势。你在使用类似时钟发生器时遇到过哪些问题呢？欢迎在评论区分享你的经验。