MAX19693：12 位、4.0Gsps 高动态性能宽带 DAC 的全面解析

在电子设计领域，高性能的数模转换器（DAC）对于实现高频和宽带信号的直接数字合成至关重要。MAX19693 作为一款 12 位、4.0Gsps 的 DAC，在宽带通信、雷达和仪器仪表等应用中展现出卓越的性能。本文将对 MAX19693 进行详细介绍，包括其基本特性、电气参数、典型工作特性以及应用注意事项。

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一、基本特性

1. 信号合成能力

MAX19693 能够直接数字合成高频和宽带信号，其 4.0Gsps 的更新速率可实现带宽超过 1.5GHz 的信号数字合成，适用于从直流到近 2GHz 频率范围的宽带信号合成。

2. 输入端口与时钟

它包含四个 12 位复用低压差分信号（LVDS）输入端口，每个端口在双倍数据速率（DDR）或四倍数据速率（QDR）模式下最高可运行至 1GHz。DAC 接受时钟频率为其更新速率的一半，因为转换在时钟的上升沿和下降沿都被触发，输入数据速率为 DAC 更新速率的 1/4（时钟速率的 1/2）。同时，它还提供 LVDS 数据时钟输出，方便与 FPGA 或 ASIC 设备接口。

3. 输出特性

该 DAC 是电流舵型 DAC，集成了自校准的 50Ω 差分输出端接，以确保最佳动态性能。输出端接电阻可校准至外部 510Ω 精密电阻，保证输出电阻的准确性。

4. 电源与功耗

MAX19693 采用 3.3V 和 1.8V 电源供电，在 4.0Gsps 时功耗为 1180mW，在 2000Msps 时功耗为 770mW，具有较低的功耗特性。

5. 封装与温度范围

它采用紧凑的 11mm x 11mm、169 CSBGA 封装，工作温度范围为 -40°C 至 +85°C，适用于各种工业环境。

二、电气参数

1. 静态性能

• 分辨率：12 位
• 积分非线性（INL）：±1.2 LSB
• 差分非线性（DNL）：±0.8 LSB
• 失调电压误差（OS）：±0.5%FS
• 失调漂移：±10 ppm/°C
• 满量程输出电流（IOUT）：8 - 20 mA
• 输出电流增益误差（GE）：-4 - +4 %FS
• 输出电压增益漂移：内部参考 -0.003 dB/°C，外部参考 -0.0025 dB/°C
• 最大连续波输出功率（POUT）：-2.6 dBm
• 输出电阻（ROUT）：50 Ω
• 输出回波损耗（S11）：fOUT = 500MHz 时为 20 dB

2. 动态性能

• 最小时钟速率（fCLK）：10 MHz
• 最大时钟速率（fCLK）：2000 MHz
• 最小输出更新速率（fDAC）：20 Msps
• 最大输出更新速率（fDAC）：4000 Msps
• 宽带噪声谱密度（NSD）：fDAC = 4000Msps，fOUT = 200MHz，-6dBFS 时为 -164 dBm/Hz
• 无杂散动态范围（SFDR）：在不同的 fDAC 和 fOUT 条件下有不同表现，如 fOUT = 400MHz 时，fDAC = 4000Msps 下 SFDR 为 62 - 69 dBc
• 最小输出带宽（BW - 3dB）：1500 MHz

3. 参考与输出定时

• 内部参考电压范围（VREFIO）：1.1 - 1.3 V
• 参考输入合规范围（VREFIOR）：0.50 - 1.25 V
• 参考输入电阻（RREFIO）：10 kΩ
• 参考电压漂移（TCOREF）：-50 ppm/°C
• 输出下降时间（tFALL）：270 ps
• 输出上升时间（tRISE）：270 ps
• 建立时间（ts）：达到 0.1% 为 3.5 ns，达到 0.025% 为 4.5 ns
• 输出传播延迟（tPD）：1.3 ns

4. 时序特性

• 数据到时钟建立时间（tSETUP）：1.41 ns
• 数据到时钟保持时间（tHOLD）：-0.88 ns

5. 逻辑输入输出

• LVDS 逻辑输入：差分输入逻辑高（VIH）为 100 mV，差分输入逻辑低（VIL）为 -100 mV，共模电压范围（VCOM）为 1.125 - 1.375 V，差分输入电阻（RIN）为 85 - 130 Ω，输入电容（CIN）为 1.5 pF
• 3.3V CMOS 逻辑输入：输入逻辑高（VIH3.3）为 0.7 x AVDD3.3 V，输入逻辑低（VIL3.3）为 0.3 x AVDD3.3 V，输入泄漏电流（IIN3.3）为 -5 - +5 µA，输入电容（CIN3.3）为 3 pF
• 1.8V CMOS 逻辑输入（SE）：输入逻辑高（VIH1.8）为 0.7 x VDD1.8 V，输入逻辑低（VIL1.8）为 0.3 x VDD1.8 V，输入泄漏电流（IIN1.8）为 -5 - +5 µA，输入电容（CIN1.8）为 3 pF
• 1.8V CMOS 逻辑输出（SO）：输出逻辑高（VOH1.8）在 ISOURCE = 100µA 时为 0.7 x VDD1.8 V，输出逻辑低（VOL1.8）在 ISINK = 100µA 时为 0.3 x VDD1.8 V

6. 时钟输入与数据时钟输出

• 时钟输入：fDAC ≤ 3Gsps 时最小时钟输入功率（PCLK）为 0 dBm，fDAC > 3Gsps 时为 9 dBm，最大时钟输入功率（PCLK）为 15 dBm，共模电压范围（VCOMCLK）为 0.55 - 0.65 V，输入电阻（RCLK）差分 100 Ω，输入电容（CCLK）为 2 pF
• 数据时钟输出：差分输出（VDCLK）在 100Ω 差分端接时为 ±0.25 - ±0.45 V，输出上升和下降时间（tR, tF）在 100Ω 差分端接时为 0.5 ns，共模电压范围（VCOM）为 1.125 - 1.375 V

7. 电源参数

• 模拟电源电压范围（AVDD3.3）：3.1 - 3.5 V
• 1.8V 电源电压范围（VDD1.8）：1.7 - 1.9 V
• 时钟电源电压范围（AVCLK）：1.7 - 1.9 V
• 模拟电源电流（IAVDD3.3）：fDAC = 2000Msps 时为 106 mA，fDAC = 4000Msps 时为 118 mA
• 1.8V 电源电流（IVDD1.8）：fDAC = 2000Msps 时为 74 mA，fDAC = 4000Msps 时为 148 - 190 mA
• 时钟电源电流（IAVCLK）：fDAC = 2000Msps 时为 157 mA，fDAC = 4000Msps 时为 313 - 390 mA
• 功耗（PDISS）：fDAC = 2000Msps 时为 770 mW，fDAC = 4000Msps 时为 1180 - 1435 mW

三、典型工作特性

1. SFDR 与输出频率和幅度的关系

通过不同的图表展示了 SFDR 随输出频率和幅度的变化情况。例如，在不同的 fDAC 下，SFDR 随 fOUT 的变化曲线，以及在固定 fDAC 和 fOUT 时，SFDR 随输出幅度的变化曲线。这有助于工程师根据实际需求选择合适的工作参数，以获得最佳的无杂散动态范围。

2. 双音互调失真（TTIMD）与输出频率的关系

给出了不同 fDAC 下 TTIMD 随输出频率的变化曲线，反映了在双音信号输入时，DAC 的互调失真特性。这对于需要处理多信号的应用，如雷达和通信系统，非常重要。

3. 时钟馈通与 DAC 更新速率的关系

展示了时钟馈通功率随 DAC 更新速率的变化情况，包括 fCLK 馈通和 fCLK/2 馈通。了解时钟馈通特性有助于工程师在设计中采取措施减少时钟干扰。

4. 输出噪声密度与 DAC 更新速率的关系

呈现了输出噪声密度随 DAC 更新速率的变化曲线，在不同的输出幅度条件下，噪声密度有所不同。这对于对噪声敏感的应用，如高精度测量和通信系统，具有重要的参考价值。

5. 输出功率与输出频率的关系

给出了在不同 fDAC 下，输出功率随输出频率的变化曲线。这有助于工程师了解 DAC 在不同频率下的输出功率特性，合理设计系统的功率预算。

6. SFDR 频谱图和双音互调失真频谱图

提供了不同 fDAC 和 fOUT 条件下的 SFDR 频谱图和双音互调失真频谱图，直观地展示了信号的频谱特性，帮助工程师分析和优化系统性能。

7. SFDR 和 TTIMD 与温度的关系

展示了 SFDR 和 TTIMD 随温度的变化曲线，反映了 DAC 在不同温度环境下的性能稳定性。这对于需要在宽温度范围内工作的应用，如工业和汽车电子，非常重要。

8. 内部参考电压与温度的关系

给出了内部参考电压随温度的变化曲线，有助于工程师了解参考电压的稳定性，确保 DAC 的性能在不同温度下的一致性。

9. 积分非线性和差分非线性与数字输出代码的关系

展示了积分非线性和差分非线性随数字输出代码的变化曲线，反映了 DAC 的线性度特性。这对于对线性度要求较高的应用，如音频和视频处理，具有重要的参考价值。

10. 电源电流与时钟频率的关系

呈现了电源电流随时钟频率的变化曲线，包括 3.3V 电源（AVDD3.3）和 1.8V 电源（VDD1.8 + AVCLK）的电流变化。这有助于工程师在设计电源系统时，合理规划电源容量。

四、引脚描述

1. 参考输入/输出引脚（REFIO）

作为内部 1.2V 带隙参考输出，也可作为外部低阻抗参考源的输入。需连接 1µF 电容至 DACREF 以确保稳定工作。

2. 满量程调整输入引脚（FSADJ）

用于设置 DAC 的满量程输出电流。使用内部参考时，连接 1.92kΩ 电阻至 DACREF 可获得 20mA 的满量程输出电流。

3. 电流设置电阻返回路径引脚（DACREF）

内部连接至 AGND，不要连接到外部接地。与 FSADJ 配合设置满量程输出电流。

4. 电源引脚

• AVDD3.3：模拟 3.3V 电源，电压范围为 3.1 - 3.5V，需连接 0.047µF 旁路电容至 GND。
• VDD1.8：模拟 1.8V 电源，电压范围为 1.7 - 1.9V，需连接 0.047µF 旁路电容至 GND。
• AVCLK：时钟 1.8V 电源，电压范围为 1.7 - 1.9V，需连接 0.047µF 旁路电容至 GND。
• GND：接地引脚，需以最小电感连接到接地平面。

5. 差分 DAC 输出引脚

• OUTP：差分 DAC 输出的正端，内部有校准的 25Ω 电阻连接到 AVDD3.3。
• OUTN：差分 DAC 输出的负端，内部有校准的 25Ω 电阻连接到 AVDD3.3。

6. 其他引脚

• CREF：噪声旁路节点，连接 1µF 电容至 DACREF 以限制相位噪声。
• REFRES：校准参考电阻输入，连接 510Ω 电阻至 AVDD3.3，用于校准内部模拟输出电阻。
• MOD：fDAC/2 或 fCLK 调制控制输入，为 3.3V CMOS 输入，内部有下拉电阻。
• CLKP 和 CLKN：转换器时钟正、负输入，内部有 100Ω 端接电阻连接两者。
• CAL：DAC 输出电阻校准输入，为 3.3V CMOS 输入，内部有下拉电阻。
• DAP、DAN、DBP、DBN、DCP、DCN、DDP、DDN：各通道的 LVDS 数据输入，采用偏移二进制格式编码。
• DATACLKP 和 DATACLKN：LVDS 数据时钟正、负输出。
• DELAY：数据时钟延迟模式输入，为 3.3V CMOS 输入，内部有下拉电阻。
• CLKDIV：数据时钟分频模式输入，为 3.3V CMOS 输入，内部有下拉电阻。
• SE：扫描使能输入，为 1.8V CMOS 逻辑输入。
• SO：扫描输出，为 1.8V CMOS 逻辑输出，在扫描使能（SE）为高时有效。

五、详细描述

1. 工作原理

MAX19693 由边缘触发的 4:1 输入数据多路复用器和电流舵电路组成。时钟频率最高可达 2.0GHz，由于输出在时钟的上升沿和下降沿都被锁存，2.0GHz 的时钟可实现 4.0Gsps 的 DAC 更新速率。

2. 参考输入/输出

支持使用片上 1.2V 带隙参考或外部参考电压源。REFIO 作为外部参考输入或内部参考输出，需用 1µF 电容去耦至 DACREF 以确保稳定。参考电路通过控制放大器调节 DAC 的满量程电流，输出电流可通过公式 IOUT = 32 x IREF x 4095/4096 计算，其中 IREF = VREFIO/RSET，RSET 通常设置为 1.92kΩ。

3. 模拟输出

为差分电流舵型 DAC，内置自校准的输出端接电阻，输出端接至 AVDD3.3，校准后提供 50Ω 差分输出电阻。输出通常与 50Ω 巴伦变压器配合使用，若变压器有中心抽头，建议将中心抽头连接到 AVDD3.3；若没有中心抽头，可使用电感上拉输出。输出电路的电阻、电容和电感元件限制了输出带宽至 1.5GHz（50Ω 电阻性差分负载）。

4. 输出电阻校准

集成的端接电阻（RT）需校准至连接在 REFRES 和 AVDD3.3 之间的外部参考电阻（RREFRES），RREFRES 标称值为 500Ω。校准周期由 CAL 引脚的上升沿触发，校准期间时钟需运行，输入数据不应切换。校准周期持续时间小于 65,536 个 DAC 时钟周期（2GHz 时钟速率下小于 32.8µs），CAL 需保持高电平以维持输出电阻校准。

5. 时钟输入

采用灵活的差分时钟输入（CLKP, CLKN），由单独的电源（AVCLK）供电以实现最佳的抖动性能。时钟输入可由单端或差分时钟源驱动，可使用正弦波或方波。为获得最佳抖动性能，建议差分驱动时钟，并选择尽可能大的时钟幅度（但不超过规定范围）。对于交流耦合的差分正弦波时钟，时钟功率不应高于 15dBm。在低于 3