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在当今的通信领域,对于高性能射频集成电路(RFIC)的需求日益增长。ADRF6821作为一款高度集成的RFIC,专为通信数字预失真(DPD)系统量身打造,其卓越的性能和丰富的功能使其在众多应用场景中脱颖而出。本文将深入剖析ADRF6821的特性、工作原理、应用信息以及寄存器配置等方面,为电子工程师提供全面的设计参考。
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在典型测试条件下(所有电源引脚 = 3.3 V, (T_{A}=25^{circ} C) ,内部LO,最小衰减设置等),ADRF6821展现出出色的性能。
数字输入的逻辑电平要求明确,低电平范围为0 V至0.5 V,高电平范围为1.2 V至3.6 V,输入电流范围为 - 100 µA至 + 100 µA。逻辑输出在不同负载条件下有相应的电压和电流规格。
SPI接口的时序要求严格,如SDI到SCLK上升沿建立时间最小为8 ns,SCLK上升沿到SDI保持时间最小为8 ns,SCLK周期最小为50 ns等。
信号从两个RF输入(RFIN_FB0和RFIN_FB1)之一进入,通过RF开关选择后,经集成巴伦转换为差分信号。差分RF信号通过数字步进衰减器调整到最佳输入电平,然后在吉尔伯特单元混频器中与LO信号混频,下变频到中频或基带。混频后的信号经过宽带低通滤波器去除高阶混频项,再通过固定增益线性IF放大器输出。
ADRF6821包含两个SPDT开关,可通过外部控制引脚或SPI寄存器选择所需的RF输入。使用引脚控制可实现更快的切换,切换时间典型值为2 µs。若仅使用一个RF输入端口,需将未使用的端口正确端接到50 Ω,推荐使用直流阻塞电容接地作为端接方式。
集成巴伦工作频率范围为450 MHz至2800 MHz,可将单端50 Ω RF输入轻松转换为差分信号,同时提供额外的共模噪声抑制。
RF数字步进衰减器的衰减范围为0 dB至15 dB,步长为1 dB,通过DSA_CONTROL寄存器中的ATTEN_DSA位设置衰减值,EN_DSA位启用衰减器。
RF信号经衰减器后,被分割并提供给一对双平衡吉尔伯特单元有源混频器,与片上LO信号混频得到基带输出。混频器和共模控制通过特定寄存器启用,同时提供增益峰值电路,增益峰值由MIXER_GAIN_PEAK位控制,但增加增益会导致线性性能略有下降。此外,使用直流补偿DAC对I和Q输出进行直流补偿,补偿范围为 ±40 mV。
ADRF6821可灵活指定I和Q输出的极性,通过相关寄存器可将I和Q输出从默认配置反转。在电源上电时,根据LO频率的高低边注入方式,I通道和Q通道的相位关系会有所不同。
混频后的IF或基带输出通过集成可调低通滤波器去除不需要的混频产物,滤波器带宽可通过EN_LPF_LB_I和EN_LPF_LB_Q位进行四级调整。IF信号经过LPF后,通过线性输出放大器驱动基带输出引脚,IF放大器提供整体增益,并可直接驱动100 Ω负载。
ADRF6821支持内部和外部LO信号。内部2× LO由片上VCO生成,频率范围为4000 MHz至8000 MHz,通过分数N PLL与外部参考时钟锁相。外部LO频率范围为900 MHz至5600 MHz,可与内部正交分频器配合使用。无论是内部还是外部的2× LO信号,都通过正交分频器分频并生成相位差为90°的两个LO信号,驱动混频器。
在内部LO模式下,PLL由参考路径、相位和频率检测器(PFD)、电荷泵和可编程整数分频器组成。参考时钟经分频后与VCO输出的分频信号在PFD中比较,PFD根据比较结果向电荷泵发送信号,电荷泵调整调谐电压(VTUNE),使VCO锁定到正确频率。VCO输出通过输出分频器生成2× LO信号,不同2× LO频率范围对应不同的输出分频比。
配置外部LO模式时,需写入特定的寄存器序列,并将差分LO信号施加到相应引脚。外部LO输入引脚需交流耦合,不使用时保持未连接状态。
正交分频器将2× LO频率分频为两个相位差为90°的LO信号,通过相关寄存器启用。两个独立的LO驱动器将这些LO信号馈送到混频器。
ADRF6821的各引脚在应用电路中有明确的连接要求。RF输入引脚需交流耦合,未使用的RF输入应通过直流阻塞电容接地以提高隔离度。电源引脚需使用去耦电容进行去耦,不同电源域的引脚连接方式有所不同。例如,RF/IF电源域引脚通过磁珠连接并使用特定的去耦电容,PLL/VCO电源域需使用超低噪声的LDO以避免性能下降。
ADRF6821的片上低通滤波器有四种带宽设置,可根据RF和LO频率选择合适的带宽。较低的带宽可提高高频率混频产物的泄漏抑制能力,但会导致增益平坦度下降。
ADRF6821的I/Q输出阻抗为10 Ω,外部连接25 Ω电阻后,总差分输出阻抗为60 Ω。不同的I/Q输出负载会对输出IF增益、输出IP3、输出IP2、HD2和HD3等性能特性产生影响。
ADRF6821适用于零中频接收器链,其集成的IF放大器可为缓冲和非缓冲ADC提供可变且足够的驱动能力,并提供ADC采样边缘与混频器核心之间的隔离。在与ADC接口时,需使用抗混叠低通滤波器,滤波器的选择需考虑带宽、衰减和插入损耗等因素。
对于直接转换系统,最大化镜像抑制至关重要。ADRF6821的I和Q路径的幅度和相位失配会直接影响镜像抑制性能,可通过调整相关寄存器对I和Q路径的相位和增益进行独立调整,以实现正交校正。
ADRF6821包含RF/IF和PLL/VCO两个主要电源域。RF/IF电源域可使用开关电源以降低功耗,PLL/VCO电源域需使用超低噪声的LDO以避免性能下降。
合理的布局对于ADRF6821的性能优化至关重要。RF部分的布局应保持短而直接的走线,避免RF输入走线平行,以提高通道间的隔离度。PLL/VCO引脚周围的PCB布线需特别注意,去耦电容应尽可能靠近电源引脚。
ADRF6821通过SPI接口对寄存器进行配置,以实现各种功能。寄存器地址和位定义明确,不同寄存器控制不同的功能模块,如RF开关、衰减器、混频器、IF放大器、LO驱动器等。工程师可根据具体应用需求对寄存器进行读写操作,以实现对ADRF6821的精确控制。
ADRF6821以其高度集成的特性、出色的性能和灵活的配置能力,为通信数字预失真系统提供了强大的支持。电子工程师在设计过程中,需深入理解其技术规格、工作原理和应用信息,合理进行引脚连接、滤波器选择、电源配置和布局设计,同时准确配置寄存器,以充分发挥ADRF6821的优势,实现高性能的通信系统设计。
你在使用ADRF6821进行设计时,是否遇到过一些独特的挑战?或者对其某些特性有更深入的疑问?欢迎在评论区分享你的经验和想法。
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