西门子EDA邀您相约DVCon China 2026

2026年5月13日，中国芯片设计验证领域的年度盛会 DVCon China 将在上海淳大万丽酒店盛大启幕。

中国芯片产业在CPU、GPU、AI、汽车电子等关键领域的快速发展，推动着设计验证工程师群体的持续壮大。在追求速度与效率的同时强调创意与创新，已成为行业共识。当前，AI技术正在为验证生产力的提升开辟新路径——从硬件辅助验证中的智能优化，到基于Agentic AI的自主验证编排，技术创新正在重塑验证方法学，帮助工程师在快节奏的市场竞争中保持领先。

如往年一样，西门子EDA将重磅亮相会议现场，通过三场技术演讲，系统展示我们在验证生产力提升方面的新一代实践，与行业专家共同探讨行业未来。

01AI赋能硬件辅助验证：

提升功耗与DFT验证生产力

演讲时间：

13:30

演讲地点：

Ballroom 2

演讲嘉宾：

李晨光  西门子EDA 产品经理

陈哲飞  西门子EDA 应用工程师经理

演讲介绍：

本场Workshop将介绍硬件辅助验证如何提升SoC及多芯片系统验证的整体效率，重点聚焦DFT、功耗以及AI在提升验证生产力方面的作用。内容将涵盖西门子EDA 的 Veloce CS 平台，并展示其在pre-silicon DFT验证、真实工作负载下的功耗验证，早期功耗分析以及通过AI技术优化使用流程、提升用户效率方面的能力。同时说明这些技术如何减少验证瓶颈、提升验证完备性，并在统一的硬件辅助验证方法论下，加速芯片与软件的整体就绪进程。

02 从应用到编排：基于Agentic AI的Questa One自主RTL签核工具包

演讲时间：

13:30

演讲地点：

Ballroom 1

演讲嘉宾：

Yu Dan  西门子EDA 资深AI创新经理

演讲介绍：

本场Workshop将展示于2026年2月发布的Questa One智能体工具包——构建于业界领先的Questa One验证解决方案之上——如何通过专用智能体AI将验证从孤立应用转变为智能编排工作流。该Agentic AI能够自主推理、规划和执行策略，同时在关键决策点让工程师进行审批控制。深入了解这一基于MCP的开放架构如何无缝集成GitHub Copilot、Claude Code、Cursor、Cline或Siemens Fuse，支持供应商中立的AI模型(OpenAI、Anthropic、NVIDIA Nemotron)，提供自主RTL签核能力，将工程师从重复性工作中解放的同时保留人工监督，实现可信设计收敛——现已可部署应用。

03 Questa One：面向Tessent生态的DFT验证收敛加速方案

演讲时间：

15:25

演讲地点：

Ballroom 2

演讲嘉宾：

刘可  西门子EDA 应用工程师

演讲介绍：

为应对流片前的门级仿真推进缓慢、缺陷覆盖收敛压力大等挑战，西门子EDA Questa One平台提供与Tessent流程无缝集成的DFT验证方案：通过面向DFT场景的专用仿真加速能力进一步提升多场景ATPG仿真效率，降低后期成为瓶颈的风险；同时基于注错仿真实现故障评级，协助用户利用功能pattern补足缺陷覆盖率并得到量化的结果，以支撑更高的质量与可靠性目标；对于MBIST此类复杂DFT结构的应用场景，用户也能引入Questa CDC/RDC验证流程以系统地识别MBIST插入后潜在的亚稳态风险，从而帮助Tessent用户缩短DFT验证周期、降低签核风险。

5月13日，西门子EDA与您相约 DVCon China 2026，分享前沿技术突破与实际应用案例。敬请关注西门子EDA的展位与精彩演讲，本次展会展位：102号，诚邀莅临交流，共探芯片设计验证领域新未来！