存储器件的基本原理和技术演进

存储器是构成数字系统的另一类重要器件。由于这些数字系统处理的数据量越来越大,运算速度越来越快,这就要求存储器件相应提高存储容量和存取速度，半导体存储器技术必须满足这些要求。存在多种不同功能的半导体存储器。根据数据易失性,即断电后能否保存数据的特点,可以将存储器分为挥发性和非挥发性。非挥发性存储器是电路掉电后数据能保持的多种类型存储器，包括只读存储器(ROM)，其形式从早期的掩膜ROM逐渐演变为可编程 ROM(PROM)、可擦除可编程 ROM(EPROM)、电可擦除可编程 ROM(EPROM)，直至20世纪90年代后迅速发展及广泛应用的快闪(Flash)存储器。ROM虽然具有非挥发性优点，但它们的读写速度(尤其是写速度)都较慢，所以,ROM一般用于外设存储或某些固化程序存储。与此相对的挥发性存储器是断电后不能保存数据的存储器,通常指随机存储器(RAM),它具有读写速度快、存储容量大等优点。根据数据保存是否需要刷新又可以将其分为静态 RAM(SRAM)和动态 RAM(DRAM)。SRAM 是一种只要不断电数据就可以一直保持的RAM,它利用RS锁存器反馈自保数据的原理，每个存储单元一般需要6个晶体管实现。与之相异的DRAM,是靠 MOS电容存储电荷来标志"o"、""二值信息的存储器。但这种存储电荷会由于电容漏电使得信息逐渐丢失，必须持续定时给电补充电荷(即刷新)。因此,DRAM必须有刷新控制电路,这不仅使结构变得复杂,也使操作较为复杂。尽管如此,DRAM由于单元结构简单,有利于提高存储密度,成为目前大容量RAM的主流产品。当今世界存储器产值约占整个半导体工业的20%,DRAM则占存储器的50%。由于其产量之大,DRAM已被誉为"地球上数量最大的人工制品"。本节简要讨论应用广泛的DRAM、Flash等存储器件的基本原理和技术演进。

3.7.1 DRAM存储器原理与演进

DRAM的研发始于20世纪60~70年代，人们曾提出由不同结构存储单元构成的多种DRAM。一般设想用一个MOS电容或MIM电容储存电荷信号,再通过一个或几个晶体管实现电荷信号读写。第一代商用DRAM由Intel公司在1970年开始量产，它具有1kb存储容量,采用p沟MOS技术与3管存储单元,其读出信号较大，且读出属非破坏性，外围控制电路相对简单,但单元结构相对复杂，不利于提高集成度。所以,Intel在其第二代4kbDRAM产品中,就改为单管存储单元,并采用n沟MOS技术。单管单电容(1T/1C)DRAM是1968年由IBM公司R.H.Dennard发明[1,由于其存储单元结构简单，占用面积小,集成度和生产成本皆具有明显优势，至今仍得到普遍应用。

图3.39是1T/1C DRAM存储单元电路图[2]。该单元中电容称为存储电容，用于储存电荷信号，晶体管称为存取晶体管或元胞晶体管,用来控制对电荷信号的读写。这种1T/1C单元结构处于一个纵横交错的矩阵连线中，与晶体管栅极相连的称为字线,与晶体管漏极相连的称为位线,晶体管的源极经过存储电容Cs串联接至公共极板(或简称为极板)，该极板可以接地或者其他某个固定电位(如Vaa/2)。在晶体管的漏极上还存在位线电容CB,它是晶体管漏区与衬底形成的np结势垒电容，因为位线将许多个晶体管的漏极并联，所以,Cn的大小不是单个晶体管的漏极np结电容，而是需要乘上同一条位线上连接的存储单元个数(一般为256~512)，另外,位线还要连接到读出放大器，实际上还应包括放大器的输人电容。Ce常为Cs的6~10倍。

进行写操作时，字线施加高电平，使晶体管导通,位线上的数据(电位)便通过晶体管而被存入Cs中。为保证写人过程中晶体管始终导通，字线高电平电位需要升压到比位线高电平(如V)至少高一个Vr。进行读操作时，位线预先充电至某个电位VmP(如Va/2)，然后字线给出高电平，使晶体管导通。这时Cs的存储电荷将与CB分享,使两者电平发生变化。若Cs上原来存储节点的电位为Vs(0V或高电平),而这时位线电位为VmP，则执行读操作后，通过电荷分享,这时位线电位改变量为

当Vs为低电平(如0V)时,经过读操作后V<0;当Vs为高电平(如5)时,经过读操作后V>0。但由于CB>Cs，V通常只有100mV量级甚至更低。所以,这种1T/1CDRAM的信号需要用差分放大器进行放大读出。另外,还可以看到存储单元信号被读出后,Vs的电位既不是0V,也不是Va,而是在Vup附近,所以,1T/1CDRAM的读出属于破坏性读出,在读出之后需要对Cs中的信号电荷进行恢复。

对于DRAM,即使不对存储电容中信号进行读取,经过一段时间后,信号电荷也会逐渐流失。电荷流失途径通常包括存取晶体管源结漏电、晶体管关态漏电、栅诱导漏极漏电(GIDL)、场寄生晶体管漏电、电容漏电,这些漏电会影响存储器的保持特性。在DRAM中，在这些信号电荷没有明显流失前,需要对存储单元进行刷新。通常在每间隔某个时间段(如64ms),主动对单元存储信息读取与恢复一次。

由上述工作原理可知,存储电容和存取晶体管是DRAM研发中的关注焦点。表3.1列出了ITRS2013预测的DRAM发展中存储电容和存取晶体管相应演变路径。由表3.1可见,随着技术演进,DRAM半线距在不断缩微,存储单元面积持续缩小，但单元存储电容值保持在约20fF(40nm以前为25fF),这就提出了在小面积上制作大电容的课题,存储电容结构从最初的平面发展为沟槽或叠层,叠层电容结构也从圆柱形演变为台柱形,从多晶硅/氧化层/多晶硅(SIS)演变为金属/高k介质/金属(MIM)。另一方面,随着单元面积缩小,留给存取晶体管空间越来越小，以至于晶体管SCE越来越严重,关态漏电越来越大,这就提出了在小面积上制作低漏电晶体管的课题。存取晶体管也从简单平面结构演变为立体结构，如凹陷沟道晶体管(reessedchannetarray transistor, RCAT)、鳍形场效应晶体管(FinFET)以及竖直沟道晶体管(vertical cell transistor,VCT)等。

3.7.2 DRAM存储电容结构

一个平板电容器如果长、宽、高尺寸等比例缩小,其电容值将减小。随着器件尺寸缩微Cs按理应该不断变小。但考虑到结漏电、晶体管亚阈值漏电、介质漏电、宇宙射线或封装材料中残余放射性元素(如Sr:)引起的电荷损失以及差分放大器本征失配等因素,就要求C至少不小于25或20F。随着技术进步,DRAM存储单元面积在不断缩小,所以,DRAM 研发工作的主要课题之一为如何在有限芯片面积内制作较大电容。电容增值技术主要可分为两类:一类是通过宏观或微观结构改变增加电容表面积,另一类是应用高介电常数电容介质。本节重点介绍第一类电容增值技术多种存储电容结构,而高k介质用于DRAM存储电容则在3.7.3节讨论。

图3.40为平面电容DRAM存储单元结构剖面示意图[3。在这种结构中，存储电容并排位于存取晶体管之侧,电容占用面积较大，可达整个存储单元的30%以上。如果用F表示器件特征尺寸，平面电容DRAM单元尺寸高达20~30F。下面介绍的三维电容，其存储单元尺寸可在8F以下。因此,平面电容只用于早期1Mb以下低容量DRAM中。

随着DRAM单元面积不断缩微,存储电容结构从平面转向三维,包括向下发展的沟槽电容和向上发展的叠层电容。自20世纪80年代中期开始,IBM、TI和Toshiba公司开始致力于沟槽电容DRAM的开发。在衬底下挖一个几微米的沟槽,把电容制作在沟槽侧壁，这样可获得比平面型大得多的电容表面积。图3.41(a)和(b)分别为两种沟槽电容DRAM存储单元结构剖面示意图[3]。在图3.41(a)所示的传统沟槽电容DRAM中，把填充在沟槽内的多晶硅作为极板,信号电荷则储存在衬底中,这种设计使得信号电荷易于流失或受其他一些因素(如a粒子等)的干扰。为解决这一问题，后来又发展了衬底极板沟槽(SPT)电容，如图3.41(b)所示。在这种结构中,把信号电荷存储在沟槽内部,沟槽外侧(即衬底)作为极板。在有些沟槽电容DRAM中，为实现与衬底彻底电隔离,甚至把存储电极和极板都制作在沟槽内部。

由于沟槽是制作在衬底下面,因此，沟槽电容DRAM表面形貌相对较为平整,这为后续加工带来方便。另外，由于沟槽是在流片初始阶段制作,给予晶体管的热积累(也称热预算)相对较小,有利于制造高性能晶体管。但沟槽电容DRAM也存在一些问题，尤其在发展早期,制作具有较高深宽比(AR)沟槽的工艺难度大，而且沟槽电容一般只能采用SiO2/SiN。介质,早期工艺无法在沟槽内制作高k介质。所以，早期认为沟槽电容只适用于1~4Mb中等容量DRAMH3]。随着技术发展，现在不仅可制作 AR>60的沟槽，而且采用原子层淀积(ALD)技术在沟槽内部也可以淀积保形性与均匀性良好的高k介质[4]。结合多种电容增在技术和新结构的运用，沟槽电容至少可以用到11 nm技术代DRAM。随着单元尺寸不断减小，沟槽直径也在不断减小。单纯增加沟槽深度，虽然可以保持有较大电容面积,但过高AR工艺仍有难度。在90年代，Toshiba发明了一种电容新结构一瓶形沟槽电容,它在保持沟槽原有开孔直径前提下，通过对沟槽下半部沟槽孔径进行扩展，达到扩大电容面积的目的[.6]。IBM和Infineon采用这一原理，并结合其他电容增值技术，将其成功应用到100nm以下DRAM中[7.18。图3.42展示瓶形沟槽电容制作原理,其主要工艺步骤如下[7]。

(1)Si,N4阻挡层定位。在氧化层掩蔽下刻蚀硅沟槽,接着在沟槽内外淀积薄SisN。覆盖层,并涂布光刻胶以填充沟槽,然后回刻光刻胶与SigN，至沟槽内一定深度,如图3.42(a)所示。

(2)沟槽电容与晶体管的隔离工艺。去除全部光刻胶后,以沟槽下半部的Si.N。作为阻挡层,进行LOCOS氧化,在沟槽上半部侧壁上生长SiO2，如图3.42(b)所示,这种昵称为"衣领"的氧化物作为沟槽电容与晶体管的隔离区。(3)瓶形沟槽电容区形成。选择性去除沟槽下半部SiN,后,采用湿法腐蚀或各向同性干法刻蚀工艺,扩大下半部硅沟槽,形成如图3.42(c)所示的瓶形沟槽。

(4)公共极板、电容介质形成。采用气相掺杂或等离子体掺杂,对沟槽下半部硅进行自对准掺杂,形成存储电容的公共极板,再生长或淀积电容介质,如图3.42(d)所示。其后多晶硅存储电极的淀积与传统沟槽电容工艺相同。

采用AL.D技术后,可以用高k介质(如Al,O)代替NO介质,也可以采用半球形晶粒表面技术,进一步增大电容。综合应用各种技术,电容可显著增加[8。随着沟槽直径变得越来越细,沟槽内部存储电极的电阻变得越来越大,严重制约存取速度的提高。在某些高密度沟槽电容DRAM中,把多晶硅存储电极改成金属电极。TiN是一种导电能力较好且能承受后续高温(1050C)工艺的金属材料，但它直接淀积在介质上界面质量较差,所以，可以在介质上先淀积一层很薄的多晶硅，然后在多晶硅上再淀积TiN,这样电容结构就由SIS变成了MSISL8]。

另一种制作三维存储电容的方法是叠层电容。图3.43是叠层电容DRAM存储单元结构剖面示意图[13。其优点为易于制造，对a粒子等具有强抗辐照能力,降低软错误几率,对衬底中存在的多种漏电机制不敏感,适宜于高k介质的淀积。叠层电容结构在4Mb以上大容量DRAM中被广泛采用。

根据存储电容相对于位线的位置,叠层电容DRAM又可分为位线下方电容(CUB)和位线上方电容(COB)两种方法,分别如图3.44(a)和(b)所示(0。早期叠层电容DRAM的存储电容制作在位线下方,其单元利用面积有限,随后发展COB叠层电容DRAM可充分利用单元面积以制作存储电容,在16 Mb DRAM生产中就开始采用COB叠层电容。

为进一步充分利用存储单元面积，人们还曾设想采用多叠层电容，但其制备工艺过于复杂。另一种既可行又能增大电容面积的方法是采用圆柱形(cylinder)电容,如图3.45所示。这种结构首先在存储单元上方形成圆柱形电极,通常用重掺杂多晶硅制作,然后再淀积介质和极板,这种电容结构有时又称为杯形或皇冠形电容。圆柱形电容可显著增加电容面积,在1Gb以上大容量DRAM制造中得到广泛应用。圆柱形电容的高度为1.0~2.5m，一方面因为表面严重起伏会显著影响良率,另一方面过高结构电容也给接触孔刻蚀带来困难[4]。当DRAM进人亚100nm技术代后,圆柱体高宽比将变得越来越大，使其力学稳定性下降,可能产生倾斜,甚至导致相邻两个存储电极桥连。为解决这一问题，人们提出了一些制造无倾斜圆柱电容的方法。结合应用高k介质,圆柱形电容可适用至32nm技术代。

当特征尺寸缩小至32nm以下时，采用占用面积更小的台柱形(pillar或pedestal)电容结构。图3.46展示圆柱形(杯形)电容和台柱形电容的剖面结构[20。由图3.46可见,在圆柱形电容中,每个电容单元周期(d)应当不小于2倍存储电极厚度(1sN)、4倍介质层物理厚度(tDv)、极板底部直径(tr1)、单元间极板宽度(tpt2)以及加工偏差(e)之和。由于tm和e之和最小也要达到10nm,当特征尺寸低于32nm时，要容纳上述各层变得几乎不可能。相反,台柱形电容对特征尺寸的要求相对宽松些,其单元周期(d)只要不小于存储电极直径(tsv)、2倍介质层物理厚度(tbi)、单元间极板宽度(t)以及加工偏差(e)之和。根据设计规则,20 nm节点要求te9nm，15 nm节点要求tbe5 nm,而这样的要求对于高k介质是可行的。当然,由于台柱形较圆柱形表面积相对较小，因此，如果采用相同厚度介质层,要获得同样大小的电容值,台柱形的高宽比(AR)需比圆柱形大得多,圆柱形AR一般约为十几，而台柱形AR则需为60~100,这给加工工艺带来极大挑战[20]。

除了应用微细加工技术优化缩微电容结构外,还有一种通过调节多晶硅生长工艺的方法，使多晶硅表面形成半球状晶粒形貌,增大电容电极面积,使存储电容增值。这种方法由NEC公司提出,被称为"半球形晶粒(hemispherical grained，HSG)"多晶硅电极工艺[2。这种具有 HSG表层的多晶硅膜制备原理与工艺步骤如下:首先在超高真空及较低温度下，在洁净SiO。表面淀积无氧化的平坦非晶硅薄膜;接着在略高温度和硅原子束或气态源(如Si.H。)适度气流条件下，非晶表面上产生自发硅晶核生长;随后在超高真空退火作用下，通过非晶表面硅原子扩散运动与聚集，使籽晶核逐渐生长成半球晶粒。实验表明，利用半球状晶粒表面多晶硅电极制作的电容,其电容值可以达到光滑表面的两倍。这种HSG多晶硅电极技术可以有效用于上述多种平面与立体结构叠层存储电容制备，曾在256 Mb等多代DRAM产品中实际应用。HSG多晶硅电极技术也可与高k介质结合用于制作存储电容。

.7.3 DRAM中的高k介质电容增值技术

第二类电容增值方法就是使用高介电常数(高k)介质作为存储电容介质。早期DRAM存储电容大多采用SiO2/SigN。双层介质结构(简写为NO)，因为SigN,的介电常数(k7)高于SiO2,引入Si,N，一方面可以提高介质层的有效介电常数，另一方面可以填补超薄SiO2层中的针孔。在0.25 pm 256 Mb DRAM中的NO介质等效氧化层厚度(EOT)已减小为4.5~5.0nm。若进一步缩微,其厚度将小于NO介质EOT极限3.5~4.0nm[22]。低于这一极限，介质层漏电将超过每单元1fA的标准，所以，人们在大容量DRAM开始引入高介质。图3.47展示了21世纪初以来DRAM存储电容演进历史和发展趋势。由图3.47可见,随着技术发展,存储电容介质的k值呈阶梯式上升，大致可把用于DRAM存储电容的高k介质分为3代。第一代是k<30的高k介质,以Ta2Os、Al2O3为代表，主要用于~1Gb DRAM;第二代是3050的超高k介质,以TiO2、SrTiO3(简称STO)、Ba,Sr-TiO3(简称 BSTO或 BST)为代表,主要用于8Gb 以上的DRAM。

Ta2Os是最早用于DRAM存储的高k介质,其k值可以在一个较大范围内变化。如果将其淀积在多晶硅上，其k值约为20左右,电容结构为金属/绝缘层/多晶硅(MIS)。其EOT约可减小为2~3 nm,能够用于0.13m技术代DRAM[22]。后来又有研究发现，当TaOs淀积在金属而不是多晶硅上时,其k值可超过50,所以,Ta2OsMIM结构的电容可用于28 nm技术代DRAM。

在高k介质家族中，Al2O。的k值相对较小(~10)，但其具有优良绝缘特性,可采用较薄物理厚度的介质层。Al2O3可以用ALD技术制备,工艺温度低(<450C)，有利于工艺集

成,曾用于70 nm以上技术代 DRAM芯片。ZrO2的k值约为50,可用于更小尺寸DRAM制造,其EOT可低至0.6 nm,适用于28 nm以上技术代 DRAM。

对于20nm以下DRAM,如仍采用台柱形电容结构,在工艺可接受的高宽比条件下,据估算其介质层EOT需小于0.4nm,这时只有超高k介质才有可能用于存储电容。BST的k值可为200~400,有望在更小尺寸DRAM中获得应用,目前它仍存在一些问题。通常k>150的超高k介质禁带宽度小于3.5eV，与金属电极接触势垒普遍较低，介质漏电过大。另有研究表明，当BST介质层很薄时，其k值会变小;而当金属底电极很薄时，其功函数也会变小,因此,金属电极材料的选取和工艺优化也是一个关键问题。

3.7.4 DRAM中的存取晶体管

DRAM芯片中有两类晶体管单元存储晶体管和外围电路晶体管。单元存储晶体管一般是n MOSFET,而外围电路通常用CMOS。这两种晶体管由于应用目的和应用环境不同,对它们的技术要求也不相同。外围电路晶体管与低功耗逻辑电路要求类似,只是速度相对较低,其制造工艺大致与两个技术代前的低功耗逻辑器件工艺相当[20。存储晶体管对漏电要求特别高,因为这关系到DRAM的保持特性。存储晶体管主要的漏电机制有:结漏

电和亚國值漏电两种。要减小亚阈值漏电,除了要控制短沟道效应(SCE),最直接的办法就是适当提高Vr,但这与缩微趋势不符。在某些 DRAM中,晶体管关态时栅极(字线)不是来用零电平而是采用负电压，或者施加衬偏电压,这些都可以减小晶体管关态时的亚阔值。电。在DRAM单元尺寸持续缩小的背景下，要控制好SCE.必须不断提高衬底掺杂浓度但过高的衬底掺杂浓度,会导致结漏电增大。当衬底掺杂超过1015cm时,带带隧穿结流电就变得越来越严重。人们提出了一些方法，如只在沟道区局部重掺杂,在源漏结下方仍然轻掺杂。这类方法缓解了亚阈值漏电和结漏电的矛盾,但也增加了工艺复杂性。最为头疼的是,当单元面积整体在缩小时,这些需要重掺杂和轻掺杂区域的距离在不断缩短,这类方法的优点在逐步丧失[2]。所以,进人100nm以后,具有优良漏电特性的新结构存储晶体管研发和应用就变得越来越迫切。

在非常小的存储单元中,若采用传统平面晶体管,则其沟道长度和宽度都只能在1F左右，SCE势必很严重。若能将晶体管沟道有意加长，就可有效改善SCE。凹陷沟道晶体管(RCAT)就是按这一思路提出来的一种方案。图3.48为RCAT剖面结构[20]。2003年 Samsung公司首先在88nm512 Mb DRAM中采用RCAT作为存储晶体管，其光刻栅长为75.nm,沟道凹陷深度可达150 nm，大大增加实际沟道长度,可以适当降低衬底掺杂浓度,其SCE、结漏电和接触电阻沟道变长都有所改善，与平面晶体管相比,RCAT显著改善了存储单元的保持特性[21]。RCAT可能存在的风险如下:字线、位线寄生电容可能会增加，通态电流减小，不同晶面上沟道迁移率不同。后来Samsung公司在70 nm2Gb DRAM制造中发明了球形凹陷沟道晶体管(SRCAT),将凹陷沟道底部做成球形,进一步增加了沟道长度,降低了SCE，改善了保持特性。这种晶体管可以缩微至40~50nm节点[25]。

鳍形场效应晶体管(FinFET)在22 nm以下逻辑电路中已有应用。由于沟道由两个或3个栅控制,FinFET较平面器件有更理想的亚阈值特性和更好抑制SCE的能力。将FinFET用作 DRAM存储晶体管，一方面可以减小亚阈值漏电，另一方面可以采用更低衬底掺杂浓度,降低结漏电，从而优化DRAM的保持特性。

32 nm节点以下的DRAM,其单元尺寸更小，晶体管安排也更紧凑，有效方法就是把晶体管竖起来,如图3.49所示，做成竖直沟道晶体管(VCT)。这样,每个存储单元所占面积有可能低至4F。VCT通常都是应用硅台柱(pillar)制作，一般都是环栅晶体管(surrounding gate transistor, SGT)。 图3.49展示一种竖直沟道晶体管DRAM单元结构[27。通过3步硅刻蚀,形成硅柱上、中、下3个部分，上部分作为VCT的沟道，中间部分掺砷作为存储节点，下部分掺硼则是为了改善单元之间的隔离。VCT由于采用环栅结构,栅对沟道控制能力很强,所以,对沟道不需要高浓度掺杂,晶体管的结漏电和GiIDL第3章集成电路基础器件等都可得到控制,有益于增强存储器保持特性。

3.7.5 非挥发性存储原理

非挥发性存储器是断电后数据仍能保持的存储器。除了ROM、掩膜ROM外,可编程的非挥发性存储器都用浮栅晶体管来存储信息。图3.50是浮棚品体管在不同荷电状态时的器件结构和能带示意图!。浮栅晶体管就是在普通晶体管的栅介质中插入一个不连通的栅极,称为浮栅,而叠在它上面可与电路相连的栅极称为控制栅。当用某些方法改变浮栅荷电状态时,晶体管阈值电压将相应变化。图3.51是浮栅晶体管在不同荷电状态时的转移特性2,相对于浮栅未荷电时,浮栅注人负电荷(电子)后,器件Vr将变大,增加量为-Q/C.(Cr为控制栅与浮栅间的电容)。当选用一个介于两个Vr之间的某个栅压(如5V),则通过测量是否有漏源电流，就可以判断出浮栅晶体管中电荷的存储状态,这个过程就是读过程。浮栅未荷电时V+较低,可以测到较大漏源电流,此时状态定义为逻辑"1";浮栅荷负电时VT较高,漏源电流几乎为零,此时状态定义为逻辑"0"。将电荷注入或移出浮栅的过程称为写过程。图3.50表明,SiO2/Si界面导带势垒高度(3.2eV)低于价带势垒高度(4.0eV)，电子注入或移出的效率比空穴要高得多,所以,在浮栅晶体管中都以电子而非空穴作为存储电荷。一般把电子注入浮栅的过程称为编程,而把电子移出浮栅的过程称为擦除。没有写操作情况下,存储在浮栅中的电子也会因微小漏电流减少，但这个过程很长,在室温下存储信息保存期通常超过10年。

电子注入或移出浮栅的物理机制很多,最具代表性的有3种。第一种是用波长小于290nm的紫外线照射，如图3.52(a)所示。当紫外线照射到透光晶体管的浮栅时，可将浮栅中导带或价带电子激发至SiO2导带，此时若浮栅处于荷电状态，则内建电场将驱使这些电子发射至衬底或控制栅使浮栅回到未荷电状态。但若浮栅处于未荷电状态,则紫外线照射无法将电子注人或移出浮栅,所以,这种电荷转移机制只能被用作擦除。第二种是热电子注人[0],如图3.52(b)所示。当晶体管漏极加上较偏压产生较高沟道电场时，电子在平均自由程内券得的能量远高于kT，这种电子被称为热电子MOSFET中,电场分布是不均匀的,在漏端附近会.在o()有较高电场,生成较多热电子,其中能量足够高的VT电子,具有较高几率越过SiO/S势垒,注人氧化V=-Q/CmC层,并存储在浮栅中。这个过程可称为沟道热电子注人。根据其原理,它对浮栅晶体管存储器,只能VasVm5VVr用于编程。第三种电荷转移机制是FowlerNordheim隧穿(F-N隧穿),其过程如图3.52(e)所示。较高栅极偏压电场降在介质使其能带倾斜,电子就有可能通过量子隧穿机制穿越三角势垒,注人或移出浮栅。这种机制最早是由Fowler和Nordheim发现,其隧穿电流密度」与氧化层电场强度E的关系为=AE2exp(一B/E)，其中,A、B是与势垒高度和氧化层中电子有效质量有关的常数。由其原理可知,随着氧化层两侧偏压极性的改变，隧穿电流的方向也可改变，所以,F-N隧穿既可用作编程，也可用作擦除。

第一个EPROM产品是1971年由Intel研制的2kbEPROM。当时用的浮栅晶体管是P沟器件,虽然沟道输运载流子为空穴，但在漏端附近的高电场导致雪崩碰撞电离，产生的热电子也能注人浮栅,这种热电子注人又称为雪崩电子注人。后来量产的多种EPROM芯片则采用N沟浮栅晶体管。单个浮栅晶体管就可构成EPROM的存储单元。利用浮栅晶体管浮栅荷电状态影响V的原理,通过施加一个中等大小栅压,判断是否有源漏电流,可实现读过程。写操作为电荷转移过程，可分别通过沟道热电子注人和紫外线照射放电来完成，编程用沟道热电子注人，擦除用紫外线照射，因此，EPROM芯片需要在上方开一个透光的窗口。编程过程一般较快,约为数百微秒,擦除过程则很慢,通常需要数分钟至数十分钟。EPROM的优点是结构简单,只有一个晶体管;缺点是不仅在擦除时需要专门的紫外线擦除器擦除时间长,且所有单元一起擦除,编程时又需要用一个能产生10V以上脉冲电压的编程器。

为克服EPROM的缺点，研究者发明了利用电学方法进行擦除的EPROM。EPROM的存储单元由一个选通管和一个存储管构成,其电路如图3.53(a)所示。存储管是EPROM的核心，它的基本结构与浮栅晶体管相近，只是浮栅与漏交叠区的氧化层很薄(通常在20nm以下),如图3.53(b)所示。这个薄氧化层区域称为隧道区,因为当栅-漏之间偏压足够高时，就会在该区域发生F-N隧穿。根据不同偏压极性，可以完成编程和擦除。为了保护隧道区的氧化层,EPROM的存储单元增加了一个选通管,以避免每次读操作时字线脉冲电压损伤存储管隧道区氧化层,有利于延长隧道区超薄氧化层的寿命。当然,这也同时带来了结构上的复杂,限制了集成度的提高，一般低于1Mb。EPROM读操作通常只需要5V电压,而编程和擦除则需要高达20V的脉冲电压，且编程和擦除过程约需数十毫秒。EPROM的优点是可以对任意单元进行单个擦除。

3.7.6 快闪存储器

快闪存储器是现今应用最为广泛的非挥发存储器。它结合EPROM结构简单和EPROM可用电擦除的优点，发展有NOR型和NAND型两种不同结构的高密度闪存芯片。NOR型闪存器件的基本结构如图3.54所示[29]。它的浮栅氧化层很薄(通常为8~10nm),在适当条件下可以发生F-N隧穿，所以又称为隧穿氧化层。NOR型闪存的读过程与普通浮栅晶体管相同，编程也是利用沟道热电子注人，与EPROM编程机理相同。擦除操作则利用与EPROM相同的F-N隧穿机制。当源接正电压,而控制栅接地或接负电压,在二者偏压约10V条件下,可便浮栅中的电子泄放至源。由于源端接较高正电压,可能导致源结击穿或源表面的带带隧穿,所以，NO型闪存结构需采用不对称浮栅晶体管,如图3.54所示,源区尺寸相对要大一些,杂质浓度材度也要小一些。因此,与普通MOS晶体管相比,它的源需要额外多一道光刻工艺单独形成由于NOR型闪存芯片是采用共源电路结构,当源接正电压时,可以把所有存储单元中浮栅存储的电子同时擦除,擦除时间约为100ms。类似PROM中紫外线照射,闪存可通过一个电脉冲完成所有单元的快速擦除，快闪存储器也因此而得名。

NOR型和NAND型闪存的电路结构如图3.55所示。如果说NOR型闪存器还可以将每个存储单元取出成为一个完整的浮栅晶体管,NAND型闪存电路则是直接将多个(8个、16个或32个)存储单元串联成链,相邻晶体管源漏区无需接触孔，单元尺寸比NOR型器件缩小40%,从而显著提高存储密度。另外，NAND型闪存的编程和擦除均利用F-N隧穿,相对于NOR型的热电子注人编程,其编程功耗低,写人、擦除速度也较快。由于注人是从衬底均匀地穿过隧穿氧化层，对隧穿氧化层损伤较小。NAND型闪存的缺点在于它源于其多个单元串联结构,读出时串联电阻较大，因而读取速度比NOR型闪存慢。表3.2总结了上述各种非挥发存储器写操作,即编程和擦除的物理机制。