FPGA实现HDMI TMDS编码关键步骤

HDMI编码在FPGA中的实现，其核心在于通过纯逻辑（软件法）或借助专用芯片（硬件法）将视频像素数据和控制信号转换为符合TMDS（Transition Minimized Differential Signaling）标准的差分信号进行传输。

一、TMDS编码原理与实现流程

TMDS编码是HDMI视频传输的物理层基础，其主要过程包括输入接口层、TMDS发送器、TMDS接收器和输出接口层。在FPGA端，我们主要实现TMDS发送器的功能。

1. TMDS通道分配

HDMI使用4对差分线传输信号：3对数据通道和1对时钟通道。数据通道分配如下：

时钟通道传输与像素时钟同频的差分信号，用于接收端的数据恢复。

2. 8b/10b编码的核心步骤

TMDS将每个通道的8位像素数据（或2位控制数据）编码为10位，主要为了达成两个目标：最小化传输跳变和实现直流平衡。

编码过程状态机可概括为以下步骤：

输入与统计：接收8位输入数据 din[7:0] 和数据使能 de。当 de 为高时编码像素数据，为低时编码控制信号。统计输入数据中‘1’的个数 n1d。

编码方向决策（最小化跳变）：

根据 n1d 和最低位 din[0] 决定采用异或(XOR)还是同或(XNOR)进行编码。

决策逻辑：use_Xnor = (n1d > 4) || ((n1d == 4) && (din[0] == 0))。

生成9位中间数据 q_m[8:0]，其中 q_m[8] 记录编码方向（0为XNOR，1为XOR）。

直流平衡处理：

维护一个符号计数器 cnt，记录历史编码中‘1’与‘0’的数量差。

根据当前 q_m 中‘1’与‘0’的数量 (n1q_m, n0q_m) 以及 cnt 的状态，决定是否对 q_m[7:0] 进行取反，并生成最终的第10位 dout[9] 作为极性指示位。

输出选择：根据 de 信号，选择输出编码后的10位像素数据或固定的10位控制字符。

3. Verilog实现示例（关键部分）

以下代码展示了TMDS编码器 中从8位到10位转换的核心逻辑：

module tmds_encoder (

    input wire clk_pixel,

    input wire [7:0] din,

    input wire c0, c1,

    input wire de,

    output reg [9:0] dout

);

    // 控制信号编码查找表，替代组合逻辑以优化时序 

    localparam [9:0] CTL_LUT [0:3] = '{

        10'b1101010100, // CTL0

        10'b0010101011, // CTL1

        10'b0101010100, // CTL2

        10'b1010101011  // CTL3

    };

    reg [3:0] n1d;

    reg [7:0] din_q;

    // 第一级流水：数据锁存与统计

    always @(posedge clk_pixel) begin

        din_q <= din;

        n1d <= din[0] + din[1] + din[2] + din[3] + din[4] + din[5] + din[6] + din[7]; // 统计1的个数 

    end

    // 第二级流水：生成中间编码 q_m

    wire use_Xnor = (n1d > 4'h4) || ((n1d == 4'h4) && (din_q[0] == 1'b0)); // 编码方向决策 

    wire [8:0] q_m;

    assign q_m[0] = din_q[0];

    genvar i;

    generate

        for (i = 1; i < 8; i = i + 1) begin : gen_encode

            assign q_m[i] = use_Xnor ? ~(q_m[i-1] ^ din_q[i]) : (q_m[i-1] ^ din_q[i]); // XOR/XNOR编码 

        end

    endgenerate

    assign q_m[8] = use_Xnor ? 1'b0 : 1'b1;

    // 第三级流水：直流平衡与最终输出

    reg [8:0] q_m_reg;

    reg de_reg;

    always @(posedge clk_pixel) begin

        q_m_reg <= q_m;

        de_reg <= de;

        if (de_reg) begin

            // 此处应实现直流平衡算法，根据历史cnt和当前q_m的0/1数量决定最终输出dout[9:0] 

            // ... 具体逻辑可参考初始资料中的完整代码

        end else begin

            dout <= CTL_LUT[{c1, c0}]; // 输出控制字符 

        end

    end

endmodule

二、FPGA实现HDMI输出的两种主要方法

三、关键设计要点与优化策略

像素时钟生成：必须使用FPGA的PLL或MMCM生成精确且稳定的像素时钟。例如，1080p@60Hz需要148.5MHz时钟，其精度需在HDMI规范允许的范围内（通常±0.5%）。

视频时序生成：需严格按照VESA标准产生行同步（HSYNC）、场同步（VSYNC）和有效数据使能（DE）信号。时序参数（如消隐期）的错误会导致显示器无法识别信号。

并串转换（Serializer）：这是软件法的核心难点。需要使用FPGA专用的高速串行化原语，如Xilinx的 OSERDESE2 或Intel的 ALTDDIO_OUT，将10位并行数据在高速串行时钟（例如像素时钟的5倍频）下转换为串行比特流。

// 示例：Xilinx OSERDESE2原语用于并串转换（10:1）

OSERDESE2 #(

    .DATA_RATE_OQ("DDR"),

    .DATA_WIDTH(10),

    .SERDES_MODE("MASTER")

) oserdes_master (

    .OQ(tmds_data_p_raw),       // 串行数据输出

    .CLK(clk_5x_pixel),         // 5倍像素时钟

    .CLKDIV(clk_pixel),         // 像素时钟

    .D1(parallel_data[0]),

    .D2(parallel_data[1]),

    // ... 连接D3到D8

    .D9(parallel_data[8]),

    .D10(parallel_data[9]),

    .OCE(1‘b1),

    .RST(1‘b0)

);

// 然后通过OBUFDS将单端信号转换为差分对输出

OBUFDS obufds_inst (.I(tmds_data_p_raw), .O(tmds_data_p), .OB(tmds_data_n));

差分信号输出：必须将串行数据通过FPGA的差分输出引脚（如LVDS）驱动，并使用 OBUFDS 原语生成互补的P和N信号。

时序约束：必须为设计添加正确的时序约束，特别是对高速的并串转换时钟域 (clk_5x_pixel) 和输出路径。这包括创建生成时钟、设置输出延迟等，以确保建立/保持时间满足要求。

信号完整性：在PCB设计时，TMDS差分对应做严格的100Ω阻抗控制和等长布线，以最小化信号反射和抖动，确保眼图质量。

四、典型应用与调试

一个常见的入门实践是HDMI彩条显示。其系统架构 通常包括：

时钟管理模块：生成像素时钟。

视频时序发生器：产生HSYNC、VSYNC、DE以及像素坐标。

彩条图案生成器：根据当前像素坐标，生成RGB颜色值。

三个TMDS编码器：分别对R、G、B三个通道的8位数据进行编码。

并串转换与差分输出模块。

调试技巧：

仿真验证：首先在RTL级验证编码逻辑和视频时序的正确性。

ILA在线调试：利用FPGA的集成逻辑分析仪抓取编码前的并行数据和同步信号，排查数据对应关系。

硬件测量：最终需使用高速示波器配合差分探头测量TMDS信号的眼图，验证信号幅度、上升时间等参数是否符合HDMI规范。

总之，FPGA实现HDMI编码是一个涉及数字逻辑设计、高速电路、视频协议和PCB设计的综合性任务。选择软件法还是硬件法取决于项目对成本、复杂度、性能和开发周期的权衡。理解TMDS编码原理是基础，而严谨的时序设计、约束和板级优化则是成功实现稳定输出的关键。