电子说
在现代通信系统的设计中,高性能的正交调制器和合成器解决方案至关重要。ADRF6701作为一款集成了高性能IQ调制器和先进分数N PLL的器件,为满足下一代通信系统对高信号动态范围和线性度的严格要求提供了理想选择。本文将深入剖析ADRF6701的特性、工作原理、应用及相关设计要点。
文件下载:ADRF6701-EVALZ.pdf
ADRF6701的IQ调制器输出频率范围为400 MHz至1250 MHz,内部LO频率范围为750 MHz至1150 MHz。在1100 MHz时,输出P1dB为10.3 dBm,输出IP3为30.1 dBm,噪声地板低至 -159.4 dBm/Hz,基带带宽达750 MHz(3 dB)。这些指标使其在通信系统中能提供高质量的信号调制。
该器件集成了分数N PLL、LDO和LO缓冲器,通过SPI串行接口进行PLL编程,简化了设计并减少了外部组件。其采用5 V/240 mA电源供电,封装为40引脚的6 mm × 6 mm LFCSP,节省了电路板空间。
适用于蜂窝通信系统(如GSM/EDGE、CDMA2000、W - CDMA、TD - SCDMA、LTE)、宽带无线接入系统以及卫星调制解调器等领域。
ADRF6701集成了高性能IQ调制器、分数N PLL和低噪声VCO。可编程SPI端口允许用户控制分数N PLL功能和调制器优化功能,还支持外部LO或VCO操作。
其正交调制器核心采用高性能NPN晶体管将基带输入转换为电流,再与RF混合。混合器输出电流通过集成RF变压器巴伦转换为单端RF输出,这种设计实现了出色的OIP3和OP1dB,同时保持低输出噪声地板,提供了优异的动态范围。
PLL的分数除法功能允许REFIN到LOP/LON输出的频率乘法值为分数,通过SPI端口可编程INT、FRAC和MOD值。为减少杂散分量,采用sigma - delta调制器随机分布分数值。
在评估板上,七个电源引脚需用100 pF和0.1 µF电容就近去耦,同时推荐使用一个10 µF电容。三个内部去耦节点(DECL3、DECL2和DECL1)也需按要求去耦。I和Q输入应偏置为500 mV,REFIN引脚需交流耦合,若由50 Ω源驱动,需用50 Ω电阻端接。
内部生成的LO信号可通过LOP和LON引脚输出为1× LO、2× LO或4× LO。当IQ调制器的RF输出禁用时,LO输出必须禁用。也可使用外部LO绕过内部PLL/VCO。
环路滤波器连接在CP和VTUNE引脚之间,返回端接至Pin 40(DECL3)。文中给出了130 kHz和3.5 kHz环路滤波器的推荐组件,还可通过下载ADIsimPLL™辅助设计其他特性的环路滤波器。
ADRF6701可与Analog Devices的TxDACs系列接口,通过50 Ω电阻接地为ADRF6701基带输入提供500 mV直流偏置。还可添加摆幅限制电阻来调整交流电压摆幅,但需考虑I和Q输入的阻抗。
在DAC和调制器之间需放置抗混叠滤波器,可插入直流偏置设置电阻和交流摆幅限制电阻之间。ADRF6701的基带输入0.5 dB和3 dB带宽分别为350 MHz和750 MHz。
通过3引脚SPI端口对器件进行编程,八个24位可编程寄存器控制器件操作。初始编程时应从寄存器7开始按逆序进行,之后可随意更新寄存器。
各寄存器功能明确,如寄存器0控制整数除法,寄存器1控制模数除法,寄存器2控制分数除法等。每个寄存器都有默认值和推荐设置,合理配置这些寄存器可优化器件性能。
评估板采用Rogers 4350材料设计,可使用内部VCO或外部VCO。使用外部VCO时需进行硬件和内部寄存器设置更改。评估板还提供了多种配置选项,如LO选择、参考输入、环路滤波器设置等。
可从ADRF6701产品页面下载基于USB的编程软件,安装时需注意不同操作系统的要求。软件界面可让用户选择要编程的器件,并显示默认设置和寄存器状态。
ADRF6701凭借其高性能、集成度高和易于配置的特点,为通信系统设计提供了强大的解决方案。在实际应用中,工程师需根据具体需求合理选择工作模式、配置寄存器和设计外部电路。同时,思考如何进一步优化环路滤波器设计以降低相位噪声、提高杂散抑制,以及如何更好地与其他器件协同工作,将是提升系统整体性能的关键。你在使用类似器件时遇到过哪些挑战?又是如何解决的呢?欢迎在评论区分享你的经验。
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