高性能时钟分配器LTC6953：设计与应用详解

在电子设计领域，时钟分配器对于保证系统的稳定运行至关重要。今天我们要深入探讨的是Analog Devices推出的LTC6953，一款高性能、超低抖动的JESD204B/C时钟分配集成电路，它在高速数据转换、无线通信等领域有着广泛的应用。

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一、LTC6953核心特性

1. 超低抖动性能

LTC6953在抖动控制方面表现卓越。其输出的附加抖动极低，在积分带宽为12kHz至20MHz、频率为4.5GHz时，附加输出抖动小于6fs RMS；采用ADC SNR方法测量时，附加输出抖动为65fs RMS。这种超低抖动特性使得它在对时钟精度要求极高的应用中表现出色，如高速数据采集系统，能够有效减少数据采集过程中的误差，提高系统的整体性能。

2. JESD204B/C支持

支持JESD204B/C标准，特别是Subclass 1 SYSREF信号生成功能，能够为数据转换器和FPGA等设备提供精确的同步信号。这对于多通道数据采集和处理系统来说至关重要，确保了各个设备之间的同步操作，提高了数据传输的准确性和可靠性。

3. 多输出与灵活配置

拥有十一个独立的低噪声输出，每个输出都可以单独配置为设备时钟或SYSREF信号。这些输出可以根据需要进行灵活组合，满足不同应用场景的需求。例如，在一个复杂的通信系统中，可以将部分输出配置为设备时钟，为不同的模块提供时钟信号；同时，将其他输出配置为SYSREF信号，用于同步各个模块的操作。

4. 同步功能

具备EZSync™和ParallelSync™多芯片同步功能，方便多个LTC6953芯片之间的同步操作。通过这些同步协议，可以实现多个芯片输出的精确相位对齐，确保整个系统的时钟同步。这在需要多个时钟源协同工作的大型系统中非常有用，如数据中心的服务器集群、通信基站等。

5. 输出延迟控制

每个输出都具有可编程的粗数字延迟和精细模拟延迟功能。数字延迟可以以输入周期的1/2为单位进行调整，范围从0到4095；模拟延迟则可以在较小的步长内进一步微调输出延迟时间。这种灵活的延迟控制功能可以补偿PCB布线等因素导致的信号延迟差异，确保各个输出信号的相位一致性。

二、工作原理剖析

1. 输入缓冲

LTC6953的输入缓冲提供了灵活的接口，可以连接差分或单端频率源。输入采用自偏置设计，对于使用外部VCO/VCXO/VCSO的应用，建议采用交流耦合方式；同时，输入也可以由LVPECL、CML或其他类型的驱动器进行直流耦合驱动。输入缓冲的最大输入频率为4.5GHz，最大振幅为1.6VP - P，并且要求输入信号具有低噪声和至少100V/µs的转换速率。当输入转换速率小于2V/ns时，可以通过设置FILTV位来启用内部宽带噪声滤波电路，以提高相位噪声性能。

2. 输出分频器

十一个独立的输出分频器直接由输入缓冲驱动，通过设置分频值Mx，可以将输入频率fIN分频为所需的输出频率fOUTx。Mx的值由MPx[4:0]和MDx[2:0]位确定，计算公式为 (Mx = (MPx + 1) cdot 2^{MDx}) 。同时，可以通过调整PDx[1:0]位来控制输出的静音或断电状态，以节省电流。

3. 数字和模拟输出延迟

数字输出延迟（DDELx）可以将输出的起始时间延迟整数倍的1/2输入周期，数字延迟值可以在0到4095之间进行编程。模拟输出延迟（ADELx）则可以进一步微调输出延迟时间，对于输出频率小于300MHz的情况，绝对时间延迟范围从0到1.1ns；高于300MHz时，延迟时间与频率相关。需要注意的是，使用模拟延迟会对抖动性能产生一定影响，因此在可能的情况下应优先使用数字延迟。

4. 输出同步和SYSREF生成

LTC6953可以通过EZSync多芯片时钟边缘同步协议实现所有输出的同步，同步可以在同一芯片的不同输出之间（EZSync Standalone）或多个级联的芯片之间（EZSync Multichip）进行。同时，它还能够根据JESD204B/C Subclass 1规范生成自由运行、门控或有限脉冲的SYSREF信号。同步和SYSREF请求可以通过软件信号（SSRQ位）或EZS_SRQ±引脚的电压信号来实现。

三、应用案例分析

1. JESD204B/C EZSync Standalone设计示例

假设一个系统包含两个JESD204B/C ADC、两个JESD204B/C DAC和一个JESD204B/C兼容的FPGA，所有设备都需要JESD204B/C Subclass 1设备时钟和SYSREF信号，同时FPGA还需要一个额外的管理时钟。输入信号由一个频率为4000MHz的外部时钟发生器提供。

设计步骤如下：

• 确定输出模式：根据各个设备的需求，将输出分别配置为时钟、SYSREF或SYNC/SRQ通过输出。
• 计算输出分频值：根据所需的输出频率，使用公式 (f{OUTx} = frac{f{IN}}{Mx}) 计算每个输出的分频值。
• 确定数字延迟值：通过设置数字延迟值，将每个设备的SYSREF信号边缘与对应的设备时钟建立已知的相位关系，以满足设备的建立和保持时间要求。
• 编程设置：将计算得到的分频值、延迟值等参数写入相应的寄存器，完成芯片的配置。
• 同步输出：通过设置SSRQ位或驱动EZS_SRQ±引脚，实现输出的同步。
• SYSREF请求：在需要时，将芯片设置为SYSREF请求模式，发送SYSREF请求，产生所需的SYSREF脉冲。

2. JESD204B/C EZSync Multichip设计示例

当系统需要生成更多的信号时，可以采用EZSync Multichip配置。假设一个系统包含四个JESD204B/C ADC、四个JESD204B/C DAC和一个JESD204B/C兼容的FPGA，同样需要JESD204B/C Subclass 1设备时钟和SYSREF信号以及FPGA的管理时钟。输入信号同样由一个频率为4000MHz的外部时钟发生器提供。

设计步骤与EZSync Standalone类似，但需要考虑控制器和跟随器芯片之间的同步和信号传输。例如，控制器的一个输出需要驱动跟随器的输入，另一个输出需要驱动跟随器的EZS_SRQ引脚，以实现同步和SYSREF请求的传递。

3. JESD204B/C ParallelSync设计示例

对于对抖动性能要求较高的应用，可以采用ParallelSync配置。假设一个系统包含八个JESD204B/C ADC和一个JESD204B/C兼容的FPGA，所有设备都需要JESD204B/C Subclass 1设备时钟和SYSREF信号以及FPGA的管理时钟。根据系统需求，选择使用LTC6953作为参考分配芯片，两个LTC6952芯片并行工作以生成时钟信号。

四、设计与布局注意事项

1. 电源旁路

为了确保芯片的稳定运行，所有电源 (V^{+}) 引脚应使用0.01µF或0.1µF的陶瓷电容直接旁路到接地平面，并且尽量靠近引脚。同时，所有接地连接应使用多个过孔连接到接地平面，以减少接地电感。

2. PCB布局

芯片的外露焊盘是接地连接，必须直接焊接到PCB焊盘上。PCB焊盘图案应具有多个热过孔连接到接地平面，以实现低接地电感和低热阻。在进行PCB布局时，应尽量减少高速信号的传输长度，避免信号干扰和反射。

3. 传输线和终端匹配

高速信号的互连需要使用具有正确匹配终端的传输线，如带状线、微带线等。传输线的特性阻抗应与终端阻抗匹配，以避免信号反射和过冲。

五、总结

LTC6953作为一款高性能的时钟分配器，凭借其超低抖动、多输出、灵活配置和同步功能等特点，在高速数据转换、无线通信等领域具有广泛的应用前景。通过深入了解其工作原理和应用案例，电子工程师可以更好地利用这款芯片，设计出更加稳定、高效的系统。在实际设计过程中，还需要注意电源旁路、PCB布局和传输线匹配等问题，以确保系统的性能和可靠性。

你在使用LTC6953的过程中遇到过哪些问题？或者你对它的应用有什么独特的见解？欢迎在评论区分享你的经验和想法。