杭州集成电路创新中心|什么是“韬（τ）定律”？华为为后摩尔时代确立的半导体演进新坐标

5月25日，电气电子工程师学会（IEEE）国际电路与系统研讨会（ISCAS 2026）在上海举行。华为公司董事、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲，正式发布了“韬（τ）定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则。

近年来，主导半导体产业半个多世纪的摩尔定律正面临严峻的物理极限和经济效益双重挑战。晶体管几何缩微放缓，成本红利逐渐消退，先进工艺节点下单颗芯片的设计成本已突破十亿美元。如何在传统工艺路径之外找到可持续的发展方向，已成为全球半导体行业的共同命题。华为给出的答案是——“韬（τ）定律”。
 

一、从“几何缩微”到“时间缩微”

“韬”是希腊字母τ（tau）的汉语音译。在电路理论中，τ代表时间常数——信号从一种状态切换到另一种状态所需要的时间。τ越小，电路切换越快，芯片性能也就越高。

华为提出的“韬定律”，其核心主张是以 “时间（τ）缩微”替代“几何缩微” ，作为半导体与电子系统演进的新指导原则。所谓“几何缩微”，就是传统上不断缩小晶体管尺寸来提升密度和性能的发展路径——把房间做得更小，塞下更多的人。而“时间缩微”的逻辑则完全不同：它不把发力点放在工艺线宽的持续压缩上，而是以系统性降低时间常数τ为战略目标，通过架构创新和系统优化让信号在芯片里跑得更快、等待更少——相当于不强行压缩空间，而是把走廊拉直、把楼梯改成电梯，让信息传递更快、处理更高效，从而在有限面积内持续提升晶体管密度和系统性能。

用更通俗的话来说，“韬定律”的性能提升本质，是将重心从“空间维度”转移到了“时间维度”。传统摩尔定律将晶体管物理尺寸作为核心优化变量，是在一维赛道上比拼工艺线宽；而“韬定律”将时间常数τ作为统一优化目标，可调动的变量维度远多于几何尺寸——包括互连线电阻、寄生电容、布线拓扑、逻辑折叠层数、系统互联协议等多个维度，优化空间从“一维”扩展到了“多维”。

二、逻辑折叠：实现“时间缩微”的核心技术

要实现“时间缩微”，关键在于“逻辑折叠”。逻辑折叠的本质思路，是用“时间复用”代替“空间复制”：把原本在平面上铺开的电路“折”起来，将大规模并行逻辑压缩到更小的物理面积里运行。华为将数字、模拟和存储电路划分到垂直堆叠的活动层中，由单层扩展至双层乃至多层布局，从而大幅缩短关键信号的物理走线长度，降低RC延迟负载，实现晶体管等效密度的提升。

传统芯片设计好比不断缩小砖块来盖更多的平房；而逻辑折叠则相当于在同样面积的土地上，把“平房”改建成“楼房”，通过多层堆叠突破性能天花板，无需继续缩小砖块本身。

在量产实践中，逻辑折叠已经取得了可观的成果：在固定器件节点上，华为将晶体管密度从155 MTr/mm²阶段性提升到238 MTr/mm²，单代提升幅度相当于以前需要三年几何缩放才能实现；SoC性能核心能效提升41%，最大时钟频率提升近13%；双层折叠架构下，时钟缓冲器数量减少50%以上，布线长度缩短约30%。
 

三、四大技术路径：覆盖从器件到系统的全栈优化

“韬定律”并非单点技术改良，而是构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系：

器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ。

电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能的大幅提升。

芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间。

系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。

从器件到系统，全链路围绕一个目标——压缩时间常数τ，各个层面彼此配合、层层递进。
 

“韬定律”的意义，本质上是从过去半个多世纪以晶体管数量驱动的“晶体管中心主义”，转向以时间利用率为核心的“时延中心主义”。性能不再只看堆了多少晶体管，而看硬件在单位时间内的有效利用效率。这不是对物理极限的颠覆，而是对整个系统效率的重构——在不依赖最先进光刻设备的条件下，通过架构创新和系统设计，持续推动半导体与电子系统向前演进。
 

正如何庭波在演讲中所说：“未来一定属于开放合作。在半导体演进的路径上，没有一家企业可以独自完成所有答案。在‘韬（τ）定律’的路径下，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。”

审核编辑 黄宇