一文详解CMOS器件中的阱工艺

CMOS 集成电路要求在同一硅片衬底上同时制备 NMOS和PMOS 两种晶体管。显然，这两种不同沟道载流子类型的晶体管，是不能直接制作在同一初始掺杂衬底上的。两者需要形成于相反导电类型掺杂区域，即 NMOS 晶体管制作于p型区域，而PMOS 晶体管需要在n 型区域制作，这种不同导电区域分别被称为P阱和n阱。因此，在晶体管制造工艺之前必须首先形成阱区。阱工艺及阱区杂质分布，对CMOS集成电路性能优化及闩锁效应等有害效应抑制都有重要影响。在CMOS 技术发展过程中，先后有3种阱工艺得到应用，即p 阱工艺、n 阱工艺和双阱工艺。图5.1显示这3种CMOS 器件的阱结构（英语中阱称为“well”或“tub”）。前两种单阱工艺在早期尺寸较大的 CMOS 器件制造中广泛应用。自从CMOS 集成电路制造进入亚微米加工领域，双阱 CMOS 工艺开始获得普遍应用。阱区的制造技术也逐渐演变，早期阱区通过相应杂质热扩散工艺形成。随着器件尺寸缩小和离子注入技术进步，阱区掺杂转而应用离子注入和热退火工艺，使阱区具有对器件性能更为有利的杂质分布。

单阱结构 CMOS

在p阱CMOS 工艺中，以n 型掺杂硅片衬底，通过扩散p型杂质（硼）形成p阱，分别在阱区内外形成 NMOS 和PMOS晶体管。对于n阱工艺，则在P型掺杂硅片衬底上，通过扩散或注入n 型杂质（磷等）形成n 阱，在阱区内外分别形成 PMOS 和NMOS 晶体管。早期的CMOS集成电路制造技术是在PMOS 或NMOS集成电路制造工艺基础上开发的。在原有成熟 PMOS 或 NMOS 制造技术基础上，增加相应导电类型的阱掺杂工艺，就可以制造CMOS集成电路。P阱和n 阱各有独特优点，各自适于某些类型 CMOS集成电路。但是，最早的CMOS集成电路多应用p阱工艺制造。这是因为在n 阱工艺中应用掺杂浓度较低的p型衬底，由于氧化层正电荷的感应，容易使P型衬底表面反型，因而在衬底上较难制造增强型 NMOS 晶体管；而在p 阱工艺中，增强型 NMOS 晶体管较易于制作在掺杂浓度较高的阱内。

单阱工艺所固有的缺点使其不适于亚微米CMOS集成电路制造技术。单阱工艺要求阱区内的掺杂浓度较阱区外高5~10倍，使 NMOS 和PMOS 的衬底掺杂浓度难以同时达到优化。这对CMOS 器件集成度和速度等性能都有不良影响。例如，如果阱内掺杂浓度过高，则其中晶体管的源漏 pn 结电容就会较大，也会使载流子迁移率减小，影响器件跨导与传输速度等性能。如果选择过低的衬底浓度以及相应低阱区掺杂，则由于反向偏置 pn 结耗尽层增宽，容易造成相邻pn 结之间的电穿通。如图 5.2所示，当 PMOS晶体管的p+漏区与n阱之间 p+ n结的耗尽区，和n阱/衬底 np结耗尽区相接触时，就会发生纵向穿通，使漏电流显著增加；而当 NMOS 晶体管的n+漏区与衬底之间 n+ p结的耗尽区，和衬底/n阱pn结耗尽区相接触时，就会发生横向穿通，也会使漏电流显著增加。因此，为避免横向或纵向 pn 结反向偏置时耗尽区扩展穿通，要求阱区边界与阱内外的晶体管漏源区留有足够间距，并且阱区掺杂必须达到适当深度。由图5.2所示的n阱CMOS 可见，n阱的深度应该大于 PMOS 晶体管源漏结深、反偏漏 pn结耗尽层宽度以及阱/衬底 np 结耗尽层阱区内侧宽度3个部分之和。以5V 电源工作n 阱CMOS为例，如果p型衬底浓度1X1015cm-3，n 阱掺杂浓度为1X1016cm-3，源漏pn结深力0.4µm，则合理的n 阱深度约为1.5µm。形成阱区时必然会伴随杂质横向扩散，使阱区面积增加。综合上述因素可以看出，单阱工艺 CMOS集成电路的器件集密度较低，导致亚微米器件领域必须以双阱工艺代替。

双阱结构 CMOS

在双阱CMOS工艺中，根据两种晶体管性能优化要求，可以选用很低掺杂浓度的硅片，分别形成杂质导电类型相反，但浓度相同或相近的p阱和n阱。图5.1（c）所显示的双阱CMOS 器件中，P阱和n阱形成于弱P型外延层内，而外延层的衬底为高浓度p型掺杂硅片。弱p型有时用希腊字母“π”表示，也可用“p--”表示；而弱n 型则用希腊字母“v”或“n--”表示。同样，双阱 CMOS 也可以选择n-/n+类型的外延衬底硅片制造。应用p-/p+或n-/n+外延硅片，不仅有利于同时优化 NMOS、PMOS 晶体管的阱区掺杂，以及控制两种器件的阈值电压和其他参数，而且还有益于抑制CMOS 器件寄生双极型晶体管产生的问锁效应，提高 CMOS 集成电路可靠性（详见本章5.5节）。外延层的浓度需要依据器件要求（如阱的深度）和工艺可行性（如外延工艺过程中的衬底高浓度杂质自掺杂效应）选定。例如，一种典型p-/p＋外延片的掺杂浓度为，衬底～2>1019硼原子/cm3（相应电阻率～0.0052Ω‌•cm），外延层～7X1014硼原子/cm3（相应电阻率～20Ω•cm）。由于外延硅片价格比普通硅片高，一般产品生产大都选用低掺杂P型硅片作衬底，硼杂质浓度常在3X1014～3X1015cm-3范围，相应电阻率约在50~5Ω•cm范围。P阱和 n 阱区域的典型掺杂浓度在1016～1017cm-3量级。

阱区形成工艺及优化阱区杂质分布

CMOS 集成芯片的阱区掺杂，早期以长时间高温扩散工艺形成。在离子注入技术发展以后，则应用离子注入和扩散工艺相结合来形成。硼离子注入到低掺杂硅衬底，接着通过高温扩散形成p阱，n阱则通过磷等n 型杂质离子注入及随后的热扩散形成。阱区的浓度、深度及分布由离子注入能量、剂量和扩散温度、时间决定。在深亚微米器件技术以前，集成电路工艺线上的离子注入机能量多在200keV以下，杂质离子注入到表面层，仍然需要经过长时间高温扩散，以形成微米量级的阱。例如，为形成一个4 µm的n阱，需要先注入能量为190 keV、剂量为8×1012cm-2的磷离子，再经过1150°C、21h扩散。在这种由中等能量离子注入与高温扩散相结合，或单用扩散形成的常规阱区内，杂质的分布通常为上层浓度较高、下层浓度较低，如图5.3所示。高温扩散阱工艺不仅增加了阱区面积，其杂质分布也不利于晶体管性能。

在深亚微米CMOS集成芯片制造中，阱区内杂质分布对器件集成度和性能有更大影响。对于MOS晶体管性能有利的阱区杂质分布应该是上低下高。杂质浓度呈如此分布的阱结构被称为倒向分布阱（retrograde well），如图5.4 所示。较低的表面层杂质浓度有利于晶体管阈值电压调整，而阱区下部具有较高的杂质浓度，有益于抑制源漏穿通效应与闩锁效应。应用高能离子注入及多次注入技术，可以使阱内杂质具有较理想分布，形成杂质倒向分布阱。例如，为形成一个深度2µm的杂质倒向n 阱，先通过两次磷离子注入，其能量及剂量分别为 250 keV、2×1012cm-2和 1.2 MeV、3X1013cm-2，然后只需经过 950°C、30 min的热退火就可完成。了形成p型杂质倒向分布阱，可以用高能硼离子注入，但由于其质量较小，所需能量显著低于磷离子的能量。例如，以 400keV 的硼离子注入，就可形成约1µm的p阱。而且如果选择双电荷离子（B++）进行p 阱注入，则加速电压为 200kV 就可达到400keV能量。杂质倒向分布阱不仅有利于改善MOS晶体管性能，而且由于热工艺时间显著缩短、杂质横向扩散显著减弱，使晶体管面积缩小，芯片集成度提高。