SiC MOSFET功率模块短路保护的优先方案：综合速度、复杂度、可靠性与成本

SiC MOSFET 短路保护与过流过压机制技术报告

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SiC MOSFET 的短路保护不能再沿用“为 IGBT 设计、再做少量参数微调”的思路。倾佳电子力推的基本半导体器件与应用笔记给出的结论非常明确：IGBT 在短路时更接近“电压上升、电流相对受限”的模式，通常还能承受约 10 μs；而 SiC MOSFET 在短路时 VDS 与 ID 会同时快速增大，典型短路耐受时间只有 2–3 μs，而且器件往往会在到达经典 IGBT 式“退饱和转折点”之前就进入失效区。基本半导体在 1200 V 模块实测中甚至观察到：SiC 模块短路电流在开通后约 66 ns 即快速上升，峰值达到 6.87 kA；相同测试中的 IGBT 峰值约 2.565 kA。据此，基本半导体直接给出工程结论：SiC 最好在 <1 μs 内完成“检测并发起关断” ，而 IGBT 可放宽到 <2 μs。

因此，倾佳电子的核心结论是：600–1700 V、100–1000 A 级 SiC 系统的主保护链，优先采用“本地硬件快速路径 + 受控软关断 + 过压钳位 + 冗余监测”的分层架构。在现有驱动上可落地的首选方案，不是单纯保留传统 Desat，而是将其升级为 改进型 VDS/Desat 快速检测：减小 CBLK、降低阈值、提高充电电流、缩短去毛刺时间，并与 低侧分流 + 高速比较器 组成双通道硬件 OR 保护。对于更高功率模块或更苛刻拓扑，再叠加 Rogowski/高频 CT 作为冗余快速通道。Hall 方案可用于控制与诊断，但在 1.5–3 μs 的 t_sc 预算下，不宜作为首层短路切断路径。

从附件资料看，BASiC 的 SiC 半桥/工业模块材料强调低寄生模块平台、工业级半桥与温度监测基础，而 Bronze 的驱动资料已将 VDS 监测、短路保护、软关断 作为重点能力；这与本报告提出的“低感封装 + 本地超快硬件保护 + 温度/寿命辅助监测”的路线是一致的。     

背景与问题定义

IGBT 与 SiC MOSFET 的短路机理差异

倾佳电子力推的基本半导体的短路保护简报与应用笔记指出，IGBT 通常在正常导通时工作于饱和区附近；短路发生后，VCE 上升、IC 增大，但器件更接近“从饱和区转向有源区”的行为，因此耗散功率上升相对较慢，短路承受时间通常约为 10 μs。与之相反，SiC MOSFET 在正常导通时更接近线性区特征，短路时 VDS 与 ID 同步上升，耗散功率上升更快，因此短路保护的时间窗口更短，典型只有 2–3 μs。更关键的是，倾佳电子力推的基本半导体指出：对于 SiC MOSFET，器件可能在到达 IGBT 那种清晰的“退饱和边界”之前就已损坏，这也是“经典 Desat 套路不再够用”的根本原因。

SiC 模块的短路电流在门极开通后约 66 ns 就显著抬升，而 IGBT 约为 350 ns；SiC 峰值短路电流约 6.87 kA，明显高于 IGBT 的 2.565 kA。这组对比说明，SiC 短路问题不仅仅是“时间更短”，而且还是“峰值更高、di/dt 更猛、关断应力更大”。

t_sc 的工程定义与影响因素

工程上，t_sc 可以理解为：在规定的母线电压、门极偏置、温度、封装与测试条件下，器件从短路发生到仍能被可靠关断而不进入不可逆击穿的最大容许时间。这个参数不是纯器件常数，而是器件、驱动、布局、母线与测试工况共同决定的系统参数。TI 的应用笔记反复强调，在实际短路保护链中，真正需要管理的是一整条时间预算：故障出现 → 传感器建立 → 比较器/驱动判定 → 故障锁存 → 门极受控拉低 → 电流衰减与 VDS 钳位。

影响 t_sc 与保护难度的主要因素，可以归纳为以下几类。

器件结构与工艺差异。Infineon 在 CoolSiC 页面明确表示，其 trench 技术会针对门极电压、雪崩能力、短路能力等目标去做参数组合优化，这意味着不同代际、不同单元结构、不同芯片面积与 JFET/p-body 设计，都会直接改变短路电流峰值与热失效边界。Infineon 同时强调了 SiC 器件对栅极驱动特性和短路鲁棒性的结构化设计。

栅氧可靠性与高场问题。关于 SiC 器件的可靠性，学术文献指出，SiC 功率 MOSFET 的栅氧退化比 Si 更敏感，原因包括更薄的氧化层和更高的电场；同时，关于 4H-SiC MOSFET 的高温反偏击穿研究也显示，位错等缺陷会加速局部导通与氧化层失效。这些研究虽然不直接等同于短路失效，但它们解释了为什么 SiC 的“瞬态高场 + 局部热点”容限通常更窄。

寄生电感与 di/dt。倾佳电子力推的基本半导体应用笔记明确指出，功率回路寄生电感越大，在相同 di/dt 下 VCE/VDS 过冲越严重，软关断时间也更受影响；这也是为什么 SiC 模块必须强调低感封装、开尔文源极和超紧凑功率回路。

温度与门限漂移。倾佳电子力推的基本半导体关于 Miller clamp 的应用笔记指出，温度升高会降低功率开关的阈值电压，dV/dt 经 CGD 耦合进来的 Miller 电流更容易把门极抬到误导通区间；换句话说，高温不只降低寿命，也会缩小短路保护和抗误触发的安全边界。

常见拓扑下的问题差异

在半桥与三相逆变器中，最关键的问题是互补管的 dV/dt 串扰、共源寄生与相腿直通。倾佳电子力推的基本半导体的故障模式表列出，多相系统中常见的短路故障包括相腿 shoot-through、相间短路和相对地短路；其短路实验也采用了典型半桥方式：高边保持导通、低边误导通以形成硬短路。

工程上可以进一步推论：全桥相比半桥，保护逻辑不只是切断“单颗管子”，而是要同时考虑另一桥臂和整个桥的能量路径；逆变器需要处理相腿间联动与故障闭锁；直流开关/固态断路器则更依赖本地极快动作，因为故障电流主要由母线电容和线路电感释放，保护链延迟会直接转化为器件承受能量。这些差异意味着：**拓扑越靠近“硬母线 + 低电感短路源”，越需要本地模拟硬件优先于上位控制器。**这一判断与附件中“低寄生模块 + 本地驱动保护”的方向一致。  

现有保护机制综述

保护机制总览

下表总结了当前工程上最常见的 SiC MOSFET 过流/短路/过压相关保护机制及其代表性响应水平。表中“典型总响应”指从故障物理量建立到驱动进入故障处理状态的代表性量级，实际结果强依赖布局、阈值、滤波与功率环路。

机制	代表实现	典型总响应	主要优点	主要局限	典型定位
经典 Desat / VDS 监测	驱动内置 DESAT + 外部 HV 二极管/CBLK	约 0.8–2 μs，甚至更长	与驱动强耦合，成本低，工业成熟	IGBT 风格空白时间通常偏长；SiC 易在“真正退饱和”前失效	中功率、已有驱动改造
改进型 Desat / 可编程驱动	UCC21750、UCC5880、ADuM4138、NCD57000	约 0.2–0.8 μs 可达	阈值、blanking、deglitch、STO/2LTO 可优化	仍需精心解决噪声与误触发	SiC 主保护首选方向
分流 + 高速比较器	低侧 shunt + INA/OPA/Comparator	<1 μs；纯比较器链可更快	阈值明确、线性、便于标定	插入损耗、共模与布线要求高	低侧主保护或冗余保护
电流互感器 / Rogowski	高频 CT、BCT、Rogowski	亚微秒可达，实验原型可到 20 ns 级	隔离好、可极快、Rogowski 不饱和	不能测 DC；安装、积分、屏蔽难度高	大功率快速冗余路径
Hall 集成传感器	集成磁式 OCP 输出	约 1.5 μs 级	隔离友好、低插损、使用方便	对 1.5–3 μs 的 SiC t_sc 来说裕量偏小	监测/次级保护
温度/功率估算	驱动温度通道、NTC、热模型	μs 以上到 ms 级	适合慢故障、寿命管理、降额	不适合作为首层短路切断	伴随监测
软关断 / 两级关断	STO、2LTO、有源钳位	检测后执行 0.1–3 μs 级	降低过冲与 EMI	太慢会增加短路能量	所有主保护通道的执行层

对传统 Desat 的再评价

倾佳电子力直言：为 IGBT 设计的 Desat blanking time 对 SiC MOSFET 来说太长。原因有两个：一是 SiC 的短路关断期望时间通常要小于 2 μs；二是 SiC 的高开关速度会在开通过渡期产生更重的噪声，blanking 时间又不能无限缩短，否则会误触发。也就是说，SiC 把 Desat 拉入了一个两难区：太慢会烧，太快会误报。

这一点可以量化。应用笔记给出了 Desat 空白时间公式：
[ t_{BLK}= frac{C_{BLK}times V_{DESAT}}{I_{CHG}} ] 并给出对比实验：50 pF、9 V 阈值、默认 0.5 mA 充电电流，以及加入外部约 10 mA 额外充电电流两种情况。按照公式估算，前者的空白时间约为 0.9 μs，而后者仅约 43 ns。这还没算去毛刺、传播延迟和门极关断过程。换言之，不是 Desat 原理不行，而是“经典参数”不行；SiC 需要的是高电流、低阈值、小电容、短去毛刺的快版 Desat。

onsemi NCD57000 的数据也能说明这一点。它的 DESAT 阈值典型 9 V，CBLK 由内部 0.5 mA 充电；器件的 DESAT 滤波时间典型 320 ns，软关断时间约 1.8–2.6 μs。如果仍按 50 pF、9 V、0.5 mA 设计，空白时间约 0.9 μs，再叠加 320 ns 的滤波，留给 SiC 的时间裕量就非常紧。对于名义 1.5–3 μs 的器件，这种“默认 IGBT 风格 Desat”不再稳妥。

对电流检测路线的再评价

低侧分流路线的优势在于物理量直接、阈值清晰、可校准。但如果只是用精密电流采样放大器做控制量，速度往往不够快。INA240 这类高共模抑制放大器的优势是 400 kHz 带宽、120 dB CMRR、PWM 抑制强，非常适合电流环和稳态测量；但其时间常数决定了它更适合“测得准”，不天然等于“切得快”。

Hall 型集成电流传感器则在隔离、插损和使用便利性上更友好，但对 SiC 短路首层保护而言，速度往往偏慢。Allegro ACS37002 这样面向高速度回路的器件，其带宽为 400 kHz，快速过流故障输出的最大响应时间仍是 1.5 μs。这对 IGBT 或慢保护足够有吸引力，但对 t_sc 只有 1.5–3 μs 的 SiC 来说，1.5 μs 本身就已经消耗掉大半预算，因此更适合作为控制与备份，而非唯一主保护。

超快保护方案设计

方案比较与推荐结论

结合附件、厂商驱动器数据与近年的测试结果，以下五类方案可作为本项目的重点候选。结论先行：最好的是组合方案，而不是单传感器押注。  对于 600–1200 V/100–400 A，推荐“改进型 Desat/VDS + 低侧 shunt 比较器”；对于 1200–1700 V/400–1000 A，建议在此基础上加上 Rogowski/高频 CT 冗余快路径。

候选方案	原理	预期响应时间	实现复杂度	对系统影响	可靠性判断	成本估计	适用结论
微秒级电流互感器	测 di/dt 或 AC 电流脉冲，经整形/积分后比较	亚微秒可达；实验 BCT 原型 <20 ns rise time，但功率模块实现通常更慢	中到高	几乎无插入损耗；需磁兼容与机械空间	高，但对安装与屏蔽敏感	中	很适合高功率模块的冗余快路径，不建议单独承担全部保护
高速分流 + 高速放大器/比较器	shunt 产生电压，比较器直接阈值触发	<1 μs 已有 TI 参考设计验证；若局部比较器直接挂 shunt，可进一步加快	中	有插入损耗与热设计压力；低侧更容易	高，阈值明确，校准好做	低到中	低侧或半桥公共回路中非常有吸引力，是最现实的快保护之一
改进型 Desat / 专用 ASIC	基于 VDS/Desat，优化 ICHG、CBLK、deglitch、阈值与 STO/2LTO	110–200 ns 级内部响应已可得；总响应依参数可压到 0.2–0.8 μs	低到中	与驱动紧耦合、面积小	很高，但必须严格抑制误触发	低到中	主推荐方案，最容易在现有驱动上升级
基于电压斜率/电压突变检测	监测异常 dV/dt、VDS 跳变或门极异常	可很快，理论上接近比较器速度	中到高	易受正常开关与寄生振铃干扰	中，误触发风险最高	中	适合做辅助确认路径，不建议单独主用
多传感器融合	VDS/Desat + shunt/CT + 温度/状态	硬件 OR 可按最快一路动作；诊断层再做二次判定	高	体积、BOM、验证难度增加	最高	中到高	高压大功率、功能安全要求高时最优

表中时间与特性来自 TI、onsemi、ADI、Allegro 公开资料以及高带宽 CT/BCT 实验原型数据；其中 CT 路线的“最终系统响应”高度依赖前端整形与安装，不可把实验室 rise time 直接等同于整机 trip time。

微秒级电流互感器方案

如果这里的“微秒级电流互感器”按工程语义理解为高频 CT 或 Rogowski 类方案，那么它的最大吸引力有三个：第一，传感器与功率回路天然隔离；第二，Rogowski 本体不受铁芯饱和限制；第三，对电流瞬态尤其敏感，适合捕捉短路最初的 steep di/dt。关于上限能力，2022 年一项 BCT 原型报告给出了  <20 ns rise-time，说明“传感器物理层面”跑进亚微秒并不困难。罗氏线圈类资料也强调其对高速度电流脉冲的适应性和不饱和优势。

但工程落地时要注意三点。其一，CT/Rogowski 输出往往不是“直接可用的过流电平”，而是与 di/dt 或 AC 分量相关，必须通过积分、带通或阈值整形；其二，安装位置非常关键，最好围绕单一故障支路布置，而不是围绕含返回电流的整束母排，否则故障灵敏度会被抵消；其三，大功率柜体里外磁场复杂，屏蔽、接地和差分接收不做好，误动作会非常难调。综合看，CT/Rogowski 更适合作为高功率系统的冗余快保护与事件捕获路径，而不是唯一主路径。

高速分流加高速放大器或比较器方案

这是最现实、最容易在现有设计中成功的超快路线之一。TI 的 TIDA-01598 参考设计已经给出明确的行业锚点：采用 低侧 shunt + 高带宽采样 + comparator 故障链，可以做到  <1 μs 的过流/欠流故障检测。这个级别已经进入 SiC 可用区。

这里要特别区分两种实现。第一种是“测量型”：用 INA240 这类高精度、高 CMRR、400 kHz 带宽的电流检测放大器去还原电流波形。这种方式适合控制和记录，但单独拿来做首层短路 trip 不够激进。第二种是“保护型”：shunt 直接或经最短模拟链送到高速比较器，比较器输出本地硬件闭锁，再驱动门极快速关断。只要比较器足够快，速度问题本身并不难，例如 TI 的 TLV3604 比较器传播延迟只有 800 ps。真正的难点反而在布局、噪声、地弹和 shunt 的 ESL/ESR。

所以，对 shunt 路线的建议非常明确：如果要做主保护，必须做成“保护型链路”，而不是“测量型链路兼做保护”。  在半桥中，优先考虑低侧总回路 shunt；若拓扑不允许，则可考虑分相 shunt 或开尔文分流，并把比较器尽量贴近 shunt 放置，再用隔离数字输出做 fault 传输。

改进型 Desat 驱动芯片或专用短路检测 ASIC

这是本报告最推荐的主线，因为它最契合用户提出的核心问题：传统 Desat 太慢时，如何把它做快。

首先看现成器件能力。UCC21750 是单通道隔离驱动，官方给出的 fast DESAT response time 为 200 ns，配有 400 mA soft turn-off 和内部 Miller clamp。UCC5880-Q1 面向更高端的可编程场景，官方给出的 DESAT event response time 为 110 ns，支持可编程阈值、blanking time、STO/2STO 和更强的门极控制。ADI 的 ADuM4138 则提供 Desat + split-emitter overcurrent 双保护路径、95–100 ns 传播延迟、可编程 blanking time 和故障两级关断。onsemi NCD57000 则展示了较传统的一类：典型 9 V 阈值、0.5 mA blanking charge、可编程延时和 1.8–2.6 μs 软关断。

真正的设计要点不在“有没有 DESAT”，而在参数怎么定。结合 TI 和 onsemi 资料，可以形成一套非常清晰的改进策略：

小 CBLK：TI 推荐把 blanking capacitor 放在约 30–100 pF 区间，以在误触发与保护速度之间平衡。

增大 ICHG：TI 测试表明，从默认 0.5 mA 充电改为增加约 10 mA 外部充电电流，可以显著降低检测时间。

降低 VDS/VCE 阈值：TI 对 SiC 的建议不是等到“典型 IGBT 退饱和点”，而是把阈值设得更低，甚至接近正常导通压降的约 2 倍量级，以换取保护时间。

缩短 deglitch/filter：UCC5880 已把内部响应压到 110 ns；但如果外部去毛刺仍然保守，整体仍会退回微秒级。

驱动本地闭锁：不要把 fault 送到 MCU 再决策；fault 要在隔离次级本地直接触发关断。TI、ADI、onsemi 的产品都体现了这一思路。

值得强调的一点是，实测还给出了一条很有价值的经验：在某些 SiC 模块上，两级关断 2LTO 未必比 STO 更好。当中间保持电压约 9 V 且器件阈值较低时，器件仍在导通，峰值电流并没有及时下降，导致关断能量和关断时间反而更高。因此，对 SiC 而言，“先维持一个中间栅压”的 2LTO 必须与器件阈值、短路 I–V 特性匹配；否则宁可用更直接的 STO。

基于电压斜率或电压突变的快速检测

严格说，这一路不属于成熟商品化主流，而更像一种“前沿工程化辅助通道”。它的物理依据是：无论是误导通、相腿直通还是硬短路，开关节点与器件 VDS 的时间轨迹都会偏离正常开关模式，dV/dt、VDS 峰值、VGS 异常耦合都可能先于传统 Desat 建立。关于 Miller 电流的分析给出基础公式： [ I_{CAP}=C_{GD}cdot frac{dV}{dt} ] 并指出在半桥中，快速 dV/dt 会通过 Miller 电容把关断管的门极抬升，诱发误导通。

因此，从工程角度推论，可以用以下两种方式构建快速辅助检测：一是直接监测 VDS 突变，在正常开关模板之外的异常脉冲到来时立即触发预警；二是监测门极异常抬升/米勒电流异常，将其作为 short-through 先兆。它的优点是可以极快，缺点也同样明显：对正常振铃、母线扰动、Lσ·di/dt 过冲极度敏感，极易误动。因此，这个方案不适合单独承担主保护，更适合与改进型 Desat 做“先导预警 + 确认闭锁”的组合。

组合策略与推荐架构

综合现有器件与验证数据，最稳妥的架构不是多路投票后再慢慢决策，而是分成快切断链与慢诊断链。

快切断链建议使用 本地硬件 OR：

路径 A：改进型 VDS/Desat，目标 0.2–0.6 μs 触发；

路径 B：低侧 shunt + comparator，目标 <1 μs；

路径 C：在高功率版本中加入 CT/Rogowski，目标亚微秒确认。

慢诊断链则负责：温度、母线电压、故障分类、重试策略、事件记录与寿命评估。UCC5880 的 ADC/可编程阈值、UCC21750 的隔离模拟传感、ADuM4138 的温度与 SPI 配置，都很符合这种分层架构。

短路/过流/过压事件

改进型 VDS/Desat 快速路径

低侧分流 + 高速比较器

高频 CT 或 Rogowski 冗余路径

次级侧本地硬件闭锁

一级快速拉低门极

二级软关断或受控关断

VDS 钳位/有源钳位/缓冲网络

故障上报 MCU/FPGA

诊断、记录、重启逻辑

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设计实现与验证建议

采样点、滤波与延时设计

如果采用 VDS/Desat 路线，采样点必须尽可能靠近器件开尔文源/发射极参考，而不是随意挂到功率地。建议 DESAT 支路使用快速、低结电容的高压二极管，以避免二极管电容与 CBLK 构成额外分压、拖慢检测并带来误触发。建议将 CBLK 设计在 30–100 pF 区间，并提高 blanking charge current、降低检测阈值。

如果采用 shunt 路线，建议把“精密测量输出”和“保护比较器输入”分成两路。测量输出可以保留 RC 滤波与高精度增益；保护比较器那一路则尽量少级联、少滤波，甚至直接对 shunt 上的瞬态阈值进行本地判定。TIA/INA 类器件可承担测量职责，但首层 fault pin 更适合交给比较器或带 OC 比较的专用驱动。

门极驱动、栅极电阻与过压吸收

门极执行策略不要简单二选一地理解成“快速关断”或“软关断”。应用笔记指出，更快的 turn-off 虽然能降低关断能量，但也会显著提高过冲；更慢的 turn-off 则降低过冲，却会增加短路能量。对 SiC 来说，真正需要的是受控的快关断，也就是：先确保足够早地动作，再把 di/dt 限在器件与母线可承受范围内。

在具体电路上，建议采用以下原则。

分离开通/关断电阻。STGAP2SiCD、UCC21750、UCC5880、NCD57000 等器件都支持或鼓励分离 source/sink 路径，便于单独优化短路关断。

优先负压关断 + Miller clamp。Infineon 的 SiC 驱动页面强调负压关断能力、active Miller clamp 与高 CMTI；TI 也指出，双极性供电例如 -8 V 可显著扩大抗误导通余量，某些条件下甚至降低对额外 Miller clamp 的依赖。

Miller clamp 要靠近门极。TI 明确指出，Miller clamp 连接点必须尽可能靠近功率模块 gate，缩短 trace inductance；内夹位适合引线很短的情况，外夹位更适合并联器件或布线较长场合。

必要时加入 VDS 钳位/缓冲。UCC5880 已经把 advanced VCE/VDS clamping 集成进驱动；若模块寄生仍偏大，则应在系统级补充 TVS、RC snubber、栅源钳位或有源钳位。这里的具体元件值应由实测过冲而定。

PCB 布局与寄生抑制

这一部分实际上决定了保护能否真正跑进微秒内。TI 的测试与应用分析都表明，大寄生电感会直接提高过冲并拉长安全关断时间。因此，最重要的三条布局原则是：
一是功率回路最小环路面积；
二是驱动回路单独 Kelvin 参考；
三是保护采样回路与大电流回路物理隔离。

对 half-bridge 结构，还要特别关心共源电感和互补管 Miller 注入。ST 的 STGAP2SiCD 给出了适合 SiC 的驱动特征：100 V/ns CMTI、4 A source/sink、4 A Miller clamp、75 ns propagation delay。这类能力不是“锦上添花”，而是为了在高 dV/dt 环境中让保护路径和控制路径都不被共模噪声击穿。

典型框图与时序建议

下面给出一个更贴近工程实现的时序示意。这里的时间值不是规范值，而是基于 TI、onsemi 等资料推导出的推荐设计目标：对于名义 1.5–3 μs 的 SiC 器件，最好把“检测并发起关断”控制在 0.5–0.8 μs 以内，把“门极跌落到显著抑制电流”的时间压在 1–1.5 μs 左右。这个目标比许多传统 IGBT 方案更激进，但与 SiC 的时间预算是匹配的。

控制器门极驱动Shunt/CT快路径VDS/Desat快路径SiC器件PWM命令控制器门极驱动Shunt/CT快路径VDS/Desat快路径SiC器件PWM命令开通VGS上升短路电流建立VDS异常抬升ID/di/dt异常抬升Fault_AFault_B次级侧本地闭锁一级快速拉低门极二级受控软关断/钳位故障上报复位/闭锁保持

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测试与验证方法

短路保护验证不能只看“有没有 trip”，必须把时间链条拆开测。TI 的短路测试搭建采用典型半桥法：高边保持导通、低边误导通形成短路，母线由高压电源和大电容提供，分别对 DESAT 与 OC 路径进行比对。对于本项目，建议至少拆成以下五类指标：

t_detect：故障物理量建立到比较器/驱动 fault 置位；

t_trip：fault 置位到门极开始受控拉低；

t_discharge：门极跌落到电流明显削减的时间；

E_SC = ∫VDS·ID·dt：短路吸收能量；

VDS,pk：关断过冲峰值。

示波器测量上，建议这是工程推论而非某一厂商硬性规范：VDS 使用高带宽差分探头，VGS 用短地弹簧或同轴法，电流采用 shunt/电流探头双重交叉验证；所有时间定义都应相对同一参考点，例如“PWM 上升沿”“VDS 越阈”或“FLT 拉低沿”。若只看某一路输出而不建立统一时间参考，结论会非常不稳。

风险权衡与实施路线

风险与权衡分析

最难的矛盾仍然是三组对立关系。

第一组是速度与误触发。CBLK 变小、阈值变低、deglitch 变短，保护会更快，但正常开通振铃、共模噪声和二极管寄生也更容易触发 fault。TI 与 onsemi 的资料都说明，SiC 上这不是边缘问题，而是主问题。

第二组是短路能量与过冲/EMI。TI 明确指出，快关断会降低关断能量，但会提高 VDS 过冲；慢关断则相反。所以不能只追求“最快”，而要在模块耐压、寄生电感和 EMI 之间取平衡。

第三组是保护强度与系统复杂度。单一路径便宜，但对参数漂移敏感；双路径冗余更可靠，但会增加面积、校准和验证成本。UCC5880、ADuM4138 一类高配置驱动的意义，正是把这部分复杂度尽量收敛进驱动器内部或 SPI 配置层。

分阶段实施路线图

短期阶段，目标是在现有驱动板上可落地改进。建议优先做四件事：
其一，把传统 Desat 改成 SiC 化参数，即 30–100 pF 小 CBLK、较低 VDS 阈值、快速 HV 二极管、缩短去毛刺；
其二，加入 外部 charge assist 或“OC as DESAT”思路，把检测从微秒级压到亚微秒级；
其三，采用 分离开通/关断电阻 + 负压关断 + 近门极 Miller clamp；
其四，增加低侧 shunt 比较器形成双路径 OR。该阶段能最快体现收益，也最符合 TI 2024 测试给出的方向。

中期阶段，目标是定制驱动/小型 ASIC 化。建议使用 UCC5880 这类可编程驱动，或者自研“VDS/Desat + shunt/CT + local latch”的隔离次级板，把阈值、blanking、STO/2STO、故障上报、故障保持全部本地化。若需要功能安全能力，则把通道自检、比较器 BIST、故障总线一致性也做进去。

长期阶段，目标是器件/封装/System co-design。包括：采用更低寄生模块、优化母排、强制 Kelvin source、在模块内引入 senseFET/镜像电流或集成短路检测 ASIC、同时在系统级配合更强的母线钳位/固态断路策略。Infineon 对 CoolSiC trench 参数集和附件中的 BASiC 低感模块方向，都表明这个阶段的收益会非常明显。  

建议优先方案

综合速度、复杂度、可靠性与成本，本报告给出的优先方案如下。

首选方案是 改进型 Desat/VDS 快路 + 低侧 shunt 比较器双路 OR + STO 执行 + VDS 钳位/缓冲。它的原因不是“理论上最美”，而是它兼顾了四点：
一，速度足够接近 SiC 的 t_sc 窗口；
二，能在现有驱动基础上逐步实施；
三，元件与调试方法成熟；
四，能自然扩展到更高功率平台。

若功率进一步提高到 1200–1700 V、400–1000 A 模块区间，则建议把 高频 CT/Rogowski 加进来，作为第三冗余快通道。并不是因为前两路不够快，而是因为在这个等级下，布局误差、器件散差和大母线噪声都在放大，只有多物理量冗余，系统才更稳。

建议优先跟踪的验证指标如下表所示。

验证指标	推荐目标
检测并发起关断时间	SiC 主保护链尽量 <0.8 μs；更理想 <0.5 μs
短路总吸收能量 E_SC	相对当前方案显著下降，并形成器件间统计一致性
关断 VDS 峰值	不超过器件与缓冲网络可接受极限，留足设计裕量
误触发率	在最大 dV/dt、最高温、最大母线纹波下接近零容忍
EMI 影响	快保护动作不引入不可接受的共模/差模尖峰
重复短路应力后漂移	Vth、漏电、RDS(on)、驱动阈值不出现异常漂移

审核编辑 黄宇