英诺达分享基于自动化门控条件检测的功耗优化流程

时钟门控在RTL设计的功耗管理中起着关键作用。然而，门控效率通常取决于设计人员实现的布尔逻辑，因此高度依赖于个人经验。而且使能逻辑往往无法覆盖所有可能的门控机会。在刚刚结束的DVCon China上被收录的论文——《基于门控条件检测的功耗优化流程》给出了答案，这篇文章介绍了一种基于自动化门控条件检测的功耗优化流程。该流程在寄存器数据路径中识别潜在的门控条件，并在保持功能完整性的前提下，为寄存器提供新的使能逻辑。通过优化寄存器使能信号，更多的空闲时钟周期被门控，从而显著降低功耗。

注：本文核心技术点来自DVCon收录论文《Power Optimization Flow Based on Gating Condition Detection》

关键词：功耗管理，时钟门控，门控条件检测

作者：Sheng Hu , 英诺达(成都)电子科技有限公司

在低功耗设计中，我们追求的目标是：只有当寄存器真正需要更新有效数据时，时钟才翻转。 为了实现这一目标，业界目前主要依赖两种手段：一是设计人员根据功能语义手动编写enable逻辑;二是利用主流EDA工具根据代码功能语义自动插入时钟门控单元。

1. 手工设计的经验盲区

依赖设计人员经验：不同模块、不同工程师的代码编写风格不一致，导致门控覆盖率不稳定。

验证成本较高：修寄存器的使能条件可能改变寄存器局部波形，需要确保系统级功能等价。

2. 主流EDA工具的局限

虽然主流EDA工具支持针对寄存器的ODC(Observability Don't Care)可观测性无关项和SDC(Stability Don’t Care)稳定性无关项来进行时钟门控条件的优化，但在实际应用中，它们往往为了编译速度和时序安全做出妥协：

跨模块分析弱：工具往往在局部层级结构内搜索，难以捕获跨越多个模块的长路径门控机会。

时序对齐难：ODC条件通常产生于数据路径下游，其控制信号往往比目标寄存器晚一个周期。主流工具在处理这种时序滞后时，容易导致时序违例，从而被迫放弃优化。

逻辑开销失控：工具插入的寄存器使能有时过于复杂，新增的组合逻辑功耗甚至抵消了节省的功耗，形成“负优化”。

针对这些痛点，本文介绍的新方法提供了一套更精细、更智能的解决方案。

ODCG与SDCG的深度挖掘

刚才也提到了ODC和SDC，在英诺达的低功耗优化体系中，这些技术被进一步演进为ODCG(Observability Driven Clock Gating)与SDCG(Stability Driven Clock Gating)流程。这两类门控机会有哪些特点：

1. ODCG：向后看，输出是否被“看见”?

ODCG关注的是寄存器输出的可观测性。论文指出：

“当寄存器输出端的信号跳变无法影响主输出时，这种状态被称为ODC条件。通常，控制型模块(如多路选择器、三态缓冲器)是ODC条件的生成点。”

新流程通过系统性的遍历算法，从寄存器出发向后搜索，识别所有导致输出被屏蔽的逻辑组合。

2. SDCG：向前看，输入是否在“重复”?

SDCG关注的是寄存器输入的稳定性。

“该方法识别出寄存器所保持的数据值保持不变的时钟周期……针对寄存器输入在多个时钟周期内保持恒定值的间隔。”

如果当前写入的值和寄存器里原有的值一模一样，这次写入就是冗余的。SDCG通过检测输入路径上的恒定值传播，为寄存器提供额外的门控机会。

技术突破：如何解决复杂的工程难题?

识别出ODCG/SDCG条件只是第一步，真正的挑战在于如何将其安全、高效地实现在电路中。这篇文章提出了三项关键技术突破：

1. 信号加速：解决时序对齐的杀手锏

这是本流程相较于传统EDA工具最显著的优势。

在ODCG流程中，下游Mux的选择信号(支持信号)通常比上游寄存器晚一个周期。如果直接拿来做门控，会导致时序错误。

传统做法：依赖工具进行复杂的重定时(Retiming)，往往导致时序收敛困难。 新方法：论文提出了一种“信号加速”技术：

“为确保时序对齐，最终的门控信号是从支持寄存器的输入端(D端)而非其输出端(Q端)获取的。由于该信号比寄存器的输出提前一个时钟周期可用，因此这一技术被称为信号加速。”

这种方法直接从源头上补偿了一个周期的时延，使得门控信号能够精准地与目标寄存器对齐，极大地降低了时序压力。

2. 逻辑验证：内置的形式化安全网

自动化修改RTL最怕的就是引入功能Bug。新流程在综合前引入了严格的形式化验证：

“验证支持寄存器与生产者寄存器的使能逻辑是否满足要求……该关系被形式化为“Fs ⇒ Fp”。”

只有当数学证明该门控条件在任何情况下都不会错误地屏蔽有效数据更新时，该条件才会被采纳。这种内置的验证机制比主流工具的事后LEC(逻辑等价检查)更具前瞻性，减少了迭代成本。

3. 逻辑修剪：极致的开销控制

为了防止寄存器使能过大导致“负优化”，流程引入了全称量化(Universal Quantification)和香农展开(Shannon Expansion)

全称量化：通过数学手段剔除那些“贡献小、信号多”的次要条件，只保留最核心的门控逻辑。

香农展开：将复杂逻辑拆解，评估不同分支的收益，舍弃低性价比的分支。

这种精细化的操作确保了最终生成的门控逻辑是经过收益/开销评估后的最优解，避免了其他工具常见的“逻辑膨胀”问题。

为什么宽寄存器是首要目标?

新流程不仅提供了工具，还总结出了一套极具指导意义的工程准则。论文通过对不同位宽寄存器的实验分析发现：

“使能效率(功耗节省与功耗开销之比)与寄存器宽度之间存在线性相关性……功耗节省与位宽成比例增加，而功耗开销保持不变。”

这意味着，寄存器位宽越大，自动化门控的性价比越高。

这一结论告诉我们，在资源有限的情况下，我们应该优先将自动化检测流程应用于数据总线、Buffer等宽路径寄存器，以获得最大的净功耗收益。

实验结果：8.45%的功耗降幅

在实际设计中应用该流程后，实验数据显示：

ODCG优化：实现了平均8.45%的总功耗降低。

SDCG优化：虽然需要额外插入延迟触发器，但在宽寄存器场景下依然表现出显著的净收益。

这证明该流程是切实有效的，有助于在集成电路设计中实现显著的功耗降低。

“除了寄存器之外，其他存储模块(如存储器)也可以通过适配检测算法，采用此流程进行优化。同时，结合功耗域和时钟域管理可以发现更多的优化机会，尤其是在跨越不同域的模块中。此外，通过合理的算法设计，还可以对不同寄存器中的门控逻辑进行组合，以最小化开销。”

对于追求极致功耗比的芯片设计团队而言，引入这类更智能的自动化流程，不仅是压低动态功耗的有效手段，更是提升设计质量、缩短交付周期的必然选择。

英诺达EnFortius凝锋RPE助力低功耗设计自动化

算法验证有效只是第一步。如何将论文中的信号加速、形式化验证与逻辑修剪封装为可嵌入现有RTL Flow的标准化流程?英诺达研发团队已经将这一流程集成在英诺达自主研发的RTL功耗分析与优化工具ERPE中。

ERPE不仅能够提供高精度的RTL功耗分析，更通过内置的ODCG/SDCG自动化检测引擎，帮助设计团队在RTL阶段就挖掘出那些隐藏在复杂数据路径深处的功耗节省机会。目前，ERPE已在多家头部芯片设计公司得到应用验证。欢迎广大设计团队申请试用，亲自体验自动化功耗优化带来的效率提升。

英诺达 EDA 巡回研讨会即将开启!

为了与广大设计工程师深度探讨低功耗设计、验证自动化及先进EDA技术，英诺达2026 EDA巡回研讨会即将拉开帷幕!

届时，我们的技术专家将亲临现场，不仅会深度拆解EDA工具的核心功能与应用案例，还将分享更多关于SoC级功耗管理、静态验证及EDA工具实战经验。

关于英诺达

英诺达(成都)电子科技有限公司是一家由行业资深人士创立的本土EDA企业，公司坚持以客户需求为导向，帮助客户实现价值跃升，为中国半导体产业提供卓越的EDA解决方案。公司的长期目标是通过EDA工具的研发和上云实践，参与国产EDA完整工具链布局并探索适合中国国情的工业软件上云的路径与模式，赋能半导体产业高质量发展。公司的主营业务包括：EDA软件研发、IC设计云解决方案以及IC设计服务。