优化CMOS器件性能的纵向与横向自对准掺杂工艺

随着器件尺寸持续缩微，特别是进入深亚微米 CMOS 集成电路技术以后，晶体管掺杂工艺不断改进创新。如果说形成沟道长度越来越短的自对准栅结构，是 MOS 晶体管和集成芯片性能改善的基本途径，则优化晶体管各个区域的杂质分布就是获得性能最佳化的关键。

人们常把器件掺杂工艺称为“掺杂工程（doping engineering）”。所谓掺杂工程，就是改进掺杂步骤及工艺，调节与优化有源器件区域的杂质纵向与横向分布，以便抑制各种短沟道效应，使晶体管具有最佳特性。5.3.3节介绍的LDD结构，就是一种改善源漏区杂质分布的典型掺杂工程。在MOS晶体管尺寸缩微与性能提高进程中，栅区和源漏区的掺杂工艺优化，始终是集成电路制造技术进步的主要途径之一。掺杂工艺贯穿于 MOS 器件的形成过程，在自对准栅叠层结构形成之前，除了阱区掺杂外，还需要分别进行 NMOS和 PMOS 晶体管阈值电压调整离子注入、防穿通离子注入等。不同功能的离子注入掺杂，需要选择不同导电类型、能量与剂量的杂质。

CMOS 器件的阈值电压调整和防源漏穿通离子注入，通常是在隔离与阱区形成后，在栅叠层工艺前，以所需类型离子注入到有源区的不同深度，如图5.15所示。对于n 沟晶体管通常注入硼离子，对于p沟晶体管则可选择磷或砷离子。反型载流子沟道通常产生于10nm以内的表面层，因而在阈值电压调整注入工艺中，选用较低能量离子注入到表面层，其注入剂量也较低。防穿通离子注入则需要较高能量离子注入到有源区内部。实际上，阱区形成、漏源防穿通和阈值电压调整3种不同能量与剂量注入的原子，在有源区相互叠加，形成晶体管所需要的杂质分布。

图5.16 显示通过3次不同磷离子注入形成的典型n阱区杂质原子纵向分布，并标出不同区域杂质分布的相应器件作用功能。内部较高的杂质浓度有益于抑制 CMOS 闩锁效应，中间杂质分布有利于提高漏源穿通电压，表面层掺杂则用于调整晶体管阈值电压。

注入杂质对阈值电压的影响取决于其剂量及杂质分布。杂质注入在表面层，并假设在均匀分布的简化情况下，阈值电压（VT）与注入剂量（DI）的关系可用下式表示：

 

如集成电路要求阈值电压在0.4~0.7V 范围，阈值电压调整注入的剂量约为（1~5）×1012cm-2。

从器件电学特性考虑，阈值电压调整注入的杂质也以具有逆向分布为佳，即：在将形成反型层的邻近区域，杂质浓度显著低于其下面，这样可减弱反型沟道中载流子遭遇到的杂质散射，从而提高载流子迁移率，增加晶体管驱动电流。因此，在某些深亚微米集成电路工艺中，常用铟代替硼作为 NMOS器件的阈值电压调整注入杂质。铟在硅中的固溶度很低，在1000°C下仅为5X1017cm-3，以前在硅器件工艺中极少应用。但阈值电压调整注入所需掺杂浓度较低，而铟的扩散系数比硼小，有利于形成杂质逆向分布和优化晶体管性能。

为了使亚微米晶体管沟道区域的杂质分布更有利于抑制短沟道效应，在自对准栅结构形成后，可以通过偏斜角度离子注入技术，把杂质注入到特定区域，形成横向非均匀掺杂。如图5.17所示，以中等剂量的偏斜角度离子注入，在 NMOS晶体管源漏LDD延伸区边缘，

形成晕环形状的硼离子掺杂区，由于其浓度较高，减缓漏结耗尽区横向扩展，从而可有效抑制短沟道效应，避免漏源穿通现象。这种晕环掺杂（halo doping），是通过在与硅片垂直轴成大角度（25～60°）方向上离子注入，并同时使硅片转动获得，因而被称为晕环注入（haloimplant） ，有时也被称为“袋形注入（pocket implant）"。

以上讨论表明，CMOS 集成电路有源区的纵向和横向杂质分布必须合理设计和精密加工，形成精确分布的阈值电压调整掺杂区、源漏轻掺杂区、抑制短沟道效应的晕环形掺杂区、源漏高掺杂接触区等。应该强调指出，这些纵向与横向的不同杂质分布，都是在自对准栅电极结构形成前后，通过自对准掺杂工艺形成的。这种自对准掺杂工艺就是，应用不同能量、不同剂量、不同入射角度的离子注入技术，把不同类型的杂质原子掺杂到不同区域，获得有利于提高晶体管性能的相互自行对准器件结构。