芯华章携手多方在ISEDA 2026联合发布大模型芯片验证成果

在芯片设计验证迈向智能化的过程中，如何高效、自动地生成高可靠性 SystemVerilog Assertion（SVA），一直是行业关注的核心技术难题。

继去年国家集成电路设计自动化技术创新中心（EDA 国创中心）与芯华章科技在DVCon China首次展示大模型驱动的SVA自动生成技术，初步验证了AI在断言生成上的应用潜力后，EDA国创中心、芯华章科技与智维创芯（南京）技术有限公司三方研究团队，在新加坡举办的2026 ISEDA 国际电子设计自动化学术会议上发布最新研究成果。

在高可靠性芯片验证场景中，生成能力不等于可信能力，未经验证的 AI 输出可能埋下设计隐患。芯华章提出芯片验证智能体“证据闭环”框架：AI Agent真正进入工业级验证流程，关键在于把生成物转化为可审查、可复现、可追溯、可治理的工程证据，让AI的“生成力”真正转化为验证流程可接受的“可信生产力”。

本次研究聚焦工业级落地需求，针对前期实践中发现的关键技术瓶颈展开深度优化，创新性提出以数据为中心的SVA Generator框架，通过抽象语法树（AST）约束注入与基于属性等价性形式化验证的SVA语义一致性评测方法，实现了从 “工程可行” 到 “工业级可靠” 的关键跃升。

直面工业级瓶颈

传统大模型为何难啃SVA这块骨头？

在芯片验证流程中，SVA作为可执行的规范，是动态仿真与形式化验证的灵魂。然而，手动编写SVA对工程师的线性时序逻辑基础，硬件时钟复位规约与时序算子使用等专业知识要求极高，耗时且极易出错。

尽管通用大语言模型（LLM）在软件代码生成上屡创奇迹，但在芯片验证这一特定工业场景下，却普遍面临两大底层瓶颈：

一， 数据稀缺与“逻辑幻觉”：

业界极度匮乏高质量、严格对齐的“自然语言描述-SVA断言”数据集。若直接依赖大模型进行无约束合成，极易在生成中引入虚构信号、遗漏时钟或复位语义，产生严重的“逻辑幻觉”。

二， 表面评测的局限性：

过往相关技术手段多局限于浅层的语法正确性编译检查，仅验证 SVA 断言是否可正常编译。但在实际的验证中，大量语法合规的 SVA 断言其时序语义与设计意图存在显著偏差，目前仍缺乏标准化、深层次的形式化语义等价评估手段。

以数据为中心

SVA Generator 实现高保真时序推理

图1展示了SVA生成流程：用户输入自然语言描述，智能体生成对应的SVA，并对未通过语法检查的SVA迭代生成后送入后续验证工作流。

为了让 AI 真正理解周期精准的时序依赖，在实测中我们并未选择单纯扩大模型参数的传统路线，而是将核心突破点聚焦在数据高保真与逻辑强对齐，构建更适配硬件验证的 SVA 生成框架：

AST 约束注入（数据构造侧）：

在自动标注阶段，先对参考 SVA 做 AST 解析，分离出两类互补信息——AST Signals（时钟、复位、信号名等实体集合）和 AST Structure（算子嵌套与时序拓扑）。

前者约束描述中"可以出现哪些实体"，后者约束"实体之间如何在时序上关联"。两类信息作为强约束注入标注过程，迫使生成的自然语言描述严格锚定原始代码，从而大幅抑制信号幻觉与时序语义漂移，为 SFT 提供高保真监督数据。

图1  SVA生成工作流

语法感知闭环迭代：

工程部署版本支持编译器错误日志自动反馈，模型可根据诊断信息自我修正，直至输出通过语法检查；学术评测时则关闭迭代循环，以单次生成能力体现模型底座性能，保证与通用 LLM 基线的对比客观严谨。

建立可复现的评测体系

分层基准 + 形式化等价检查

相较于早期难度混杂、仅关注编译通过率的评估方式，这项研究更具行业复用价值的产出在于构建了一套规范、开放且语义导向的评估与错误归因体系：

AST 深度分层基准（D1–D4）：

以参考 SVA 的 AST 最大树深作为复杂度度量，将基准集划分为四个梯度——D1（树深=1，嵌套极浅）、D2（单层时序组合，如固定周期延迟）、D3（多层算子嵌套）、D4（树深≥4，需长链时序推理的深层嵌套属性），从而将语法覆盖与结构复杂度解耦，支持细粒度的难度感知分析。

基于芯华章 GalaxFV 的形式化属性等价检查：

采用芯华章科技 GalaxFV 形式化验证工具，在统一时钟与环境假设下，对生成 SVA 与参考 SVA 做双向蕴含检查以判定语义等价，并将非等价情况进一步归因为约束过紧（生成SVA蕴含参考SVA）、约束过宽（参考SVA蕴含生成SVA）和无关系三类。

由此得出的语义等价率（SER = 等价数 / 语法通过数）直接度量属性级正确性，超越了单纯的编译通过评估。

在此体系下，形式化工具暴露出的深层语义失败模式——尤其是高层级（D3/D4）中显著上升的"无关系"占比——可作为反馈信号回馈数据构造流程，驱动对欠表征结构的补充采样或约束规则强化，形成数据精炼的迭代闭环。

实验结果

复杂时序场景性能大幅领先

在单次生成、无迭代重试的严苛条件下，SVA Generator 展现出显著优势如图2所示：

图2  各基线在不同AST深度下的语法通过率与语义等价率表现

单次语法通过率（SPR）表现稳健：

在代码合规性上，SVA Generator 各层级表现稳定（D1 高达 99.6%，D2 为 98.5%，D3 为 83.8%，D4 为 74.2%），整体语法控制能力与主流强通用大模型处于可比水平；其中 D1–D2 层级基本持平，D3–D4 层级通用大模型略有优势，表明深层嵌套结构对专用模型的语法生成仍构成额外挑战。

结构错误归因分析显示，编译失败的主要来源是随 AST 嵌套深度增加而加剧的结构错误（Structure Error），该类错误在所有模型中均为首要失败模式。

语义等价率（SER）实现跨越式提升：

在真正考验时序长链推理的复杂场景下，SVA Generator 展现出明显优势。

相比表现最佳的通用大模型基线（Gemini-3-Flash），SVA Generator 在 D2、D3、D4 层级的语义等价率分别提升了 24.5、26.0 和 17.5 个百分点，D2–D4 复杂区间的平均语义等价率提升达 22.7 个百分点。

研究同时客观披露当前局限：

D4 最深层时序场景语义等价率为 62.1%，错误归因显示"无关系"（No Relationship）类语义漂移是该层级的首要失败模式，为后续数据增强与约束注入优化提供了明确方向，保持务实严谨的工程态度。

从初步验证工程可行性，到完成学术固化，EDA国创中心、芯华章科技、智维创芯三方以务实、严谨、可落地的思路推进验证智能化。

目前EDA国创中心端到端数字芯片前端设计验证产品 ChatDV已完成对本次SVA Generator相关技术成果的支持与集成，推动前沿研究成果从实验室走向真实工程场景，为产业链上下游用户提供更高效、更可靠的智能验证能力。

此次三方联合研究成果，不仅为大模型安全、可靠地落地工业级芯片验证流程提供了扎实的底层数据科学依据，更为我国集成电路产业走向设计验证智能化与自主化，夯实了关键技术支撑。

关于EDA国创中心

国家集成电路设计自动化技术创新中心（简称EDA国创中心）是经科技部于2022年12月批准成立的我国集成电路设计领域首个国家级技术创新中心。中心聚焦下一代电子设计自动化（EDA）技术突破，以"智能EDA——计算一切电路"为理念，合成海量集成电路设计数据，研制电路生成专用工具，创新基于AI大模型的集成电路设计新范式，赋能集成电路设计产业。

关于智维创芯

智维创芯（南京）技术有限公司（简称智维创芯），是由EDA国创中心依据《数字芯片领域验证大模型项目孵化方案》，经东南大学、南京江北新区、EDA国创中心三方理事会共同批准并重点孵化的高科技企业。

公司旨在研发基于大模型的芯片验证智能体，实现了验证平台自动生成、错误智能定位与修复、全栈式验证工具链集成等核心功能，并成功融入国际首个数字芯片验证大模型ChatDV的前沿成果。

智维创芯专注于集成电路设计自动化与人工智能的深度融合，核心团队拥有丰富的EDA工具开发和芯片验证实战经验，在基于大模型的测试激励自动生成、验证覆盖率智能分析等方面具备独到技术优势，积极响应2026年《政府工作报告》“深化拓展‘人工智能+’，推动智能体规模化应用”的战略部署，致力于为高端芯片自主研发及复杂芯片验证提供智能化、高可靠性的全流程解决方案，助力我国集成电路产业自主创新与高质量发展。

关于芯华章科技

芯华章聚焦EDA数字验证领域，提供从芯片到系统的敏捷验证解决方案，打造了完整的数字验证全流程工具平台。我们拥有超过200件自主研发专利申请，并且推出了十数款基于平台化、智能化、云化底层构架的商用级验证产品，可全面覆盖数字芯片验证需求。这些产品系列涵盖硬件仿真系统、FPGA原型验证系统、智能场景验证、静态与形式验证、逻辑仿真、系统调试以及验证云等领域，确保为数字芯片及系统提供全方位的验证支持。