3.3V 32 - 1250Mbps AnyRate® CLOCK AND DATA RECOVERY芯片SY87701L的技术解析

在高速数据传输系统的设计中，时钟和数据恢复（CDR）芯片起着至关重要的作用。今天我们就来深入了解一下Micrel公司的SY87701L芯片，它能为SONET/SDH/ATM和光纤通道等应用提供可靠的时钟恢复和数据重定时功能。

文件下载：SY87701LHI-EVAL.pdf

产品概述

SY87701L是一款完整的时钟恢复和数据重定时集成电路，适用于32Mbps至1.25Gbps的NRZ数据速率。它工作在工业温度范围（–40°C至 +85°C），采用3.3V电源供电。该芯片符合Bellcore、ITU/CCITT和ANSI规范，可用于OC - 1、OC - 3、OC - 12、ATM、FDDI、光纤通道和千兆以太网等应用，以及一些专有应用。

产品特性

时钟和数据处理能力

• 宽数据速率范围：能够从32Mbps到1.25Gbps的NRZ数据流中恢复时钟和数据，同时还能生成32Mbps至1.25Gbps的时钟。
• 双PLL设计：芯片上集成了两个PLL，一个用于时钟生成，另一个用于时钟恢复，确保了时钟的精确性和稳定性。

接口与功能特性

• 可选择参考频率：提供了灵活的参考频率选择，以适应不同的应用需求。
• 差分PECL高速串行I/O：采用差分PECL接口，具有高速、低噪声的特点，且线路接收器输入无需外部缓冲。
• 链路故障指示：能够实时监测输入数据链路的状态，当出现故障时及时发出指示。
• 100k ECL兼容I/O：与100k ECL标准兼容，方便与其他设备进行连接。

封装形式

提供32引脚EPAD - TQFP和28引脚SOIC两种封装形式，但28引脚SOIC封装不推荐用于新设计。

工作原理

时钟恢复

时钟恢复是通过将片上VCO直接同步到输入数据流来实现的。VCO的中心频率由参考时钟频率和所选的分频比控制。相位/频率检测器会比较数据的边沿转换和生成时钟的边沿转换之间的相位关系，输出脉冲经过积分环路滤波器平滑后，控制VCO的频率，从而生成恢复的时钟。当输入数据丢失时，PLL会锁定到备用参考输入（REFCLK），以保证时钟的频率稳定性。

锁定检测

芯片内部的链路故障指示电路会监测串行数据输入的完整性。如果接收到的串行数据未通过频率测试，PLL将被强制锁定到本地参考时钟。当恢复的时钟频率与本地参考时钟频率的偏差超过约1000ppm时，PLL将被判定为失锁；当偏差在约1000ppm以内时，PLL将被判定为锁定，锁定检测输出将变为有效。

性能指标

抖动性能

• 输入抖动容限：定义为在输入信号上施加的正弦抖动的峰 - 峰幅度，该幅度会导致等效的1dB光/电功率损耗。SONET输入抖动容限要求是指引起等效1dB功率损耗的输入抖动幅度。
• 抖动转移：抖动转移函数定义为输出OC - N/STS - N信号上的抖动与输入OC - N/STS - N信号上施加的抖动的比率与频率的关系。
• 抖动生成：当无抖动的串行数据输入到串行数据输入时，串行时钟和串行数据输出的抖动均不超过0.01 U.I. rms。

电气特性

• 电源电压：工作电源电压范围为3.15V至3.45V。
• 电源电流：典型值为170mA，最大值为230mA。

交流电气特性

• VCO中心频率：范围为750MHz至1250MHz，中心频率公差为±5%。
• 获取锁定时间：最大为15µs。
• REFCLK脉冲宽度：高电平和低电平的宽度均为4ns。
• 输出占空比：RCLK/TCLK的输出占空比为45%至55%。

频率选择与配置

频率选择表

通过FREQSEL1、FREQSEL2和FREQSEL3引脚的不同组合，可以选择不同的输出时钟频率范围和数据速率。例如，当FREQSEL1 = 0、FREQSEL2 = 0、FREQSEL3 = 0时，fVCO/fRCLK = 1，数据速率范围为750 - 1250Mbps。

参考频率选择

通过DIVSEL1和DIVSEL2引脚的不同组合，可以选择输出时钟频率（RCLK/TCLK）与REFCLK输入频率之间的比率。例如，当DIVSEL1 = 0、DIVSEL2 = 0时，fRCLK/fREFCLK = 8。

应用示例与布局建议

应用示例

文档中给出了32引脚和28引脚的应用示例，包括电阻、电容等元件的参数和连接方式。例如，32引脚应用示例中，R3至R10为5kΩ，C3和C4为可选元件。

布局建议

• 阻抗控制：采用可控阻抗的带状线、微带线或共面结构技术，信号路径宽度应与器件焊盘大致相同，信号走线阻抗变化不超过±5%。
• 差分路径：所有差分路径都是关键时序路径，其偏斜应匹配在±10ps以内。
• 滤波器网络：保持紧凑的滤波器网络靠近滤波器引脚，在滤波器路径下提供接地平面以减少杂散电容，注意避免串扰耦合到滤波器网络。
• REFCLK输入：保持REFCLK输入的低抖动，通过充分去耦隔离晶振与电源噪声，将晶振靠近器件放置，并最小化相邻信号的电容耦合。

总结

SY87701L芯片以其宽数据速率范围、双PLL设计、丰富的接口和功能特性，为高速数据传输系统提供了可靠的时钟恢复和数据重定时解决方案。在实际应用中，工程师们需要根据具体的需求，合理选择频率配置和元件参数，并遵循布局建议，以确保芯片的性能和稳定性。大家在使用过程中有没有遇到过类似芯片的其他问题呢？欢迎在评论区分享交流。