技术资讯 I 一文了解原理图重新编号和反标原理图

 

别再手动修改位号了——Allegro位号重排＋反标全流程(附避坑指南)

 

Allegro X PCB Designer 中一个非常实用但很多初级工程师不太敢碰的操作——位号重排（Renumber）与反标（Back Annotation）。

 

一、

为什么要做位号重排？

 

解决因设计迭代而导致的位号不连续、跳号严重。

便于板子后期维修以及调试。

确保原理图与PCB中的位号一致

便于项目后期的交付以及文档的归档。

在设计过程中，我们经常会增加或删减器件，随之而来的是元件位号不连续、位数过长等通病。设计完成时重排队列，再通过反标同步到原理图，是保证原理图与PCB位号一致的标配流程。

 

二、

核心原理

 

所谓“反标”，就是把在PCB里重新编排好的新位号再更新回原理图中。

简单说： 原理图→网表→PCB 是正向流程；PCB位号变更→生成交换文件→原理图同步 就是反标。

操作的核心产出物是一个 .swp 的交换文件，它记录了“旧位号→新位号”之间的全部映射关系。

三、

操作全流程

 

整个流程主要分三步走：PCB端重排位号 → 生成交换文件 → 原理图端反标。下面以OrCAD X Capture + Allegro X PCB Designer 25.1-2025 为例逐步拆解。

注意事项

 

 写在最前面：强烈建议执行以下任何改动前，至少备份两份源文件（.dsn 和 .brd）！

位号重排不可退。一旦设置错误或操作失误，整个 PCB 基本废掉要重画 !!!

确认 PCB 板的布局布线以及丝印等已完成调整，通常在光绘之前完成。

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第一步：确认网表同步，锁定布线状态

 

在开始位号重排之前，务必确认两个前提：

1.网表确保最新：把最新的原理图网表导入PCB，确保原理图和PCB中的器件是一致的。

 

2.布线已完成：位号重排是按物理位置来排的，必须在所有元器件布局布线基本完成后再执行，通常建议在出光绘之前做这一操作。

 

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第二步：位号重排

1.所有器件在Allegro中执行Auto Rename

进入菜单 Logic → Auto Rename Refdes → Rename；弹出窗口Rename RefDes界面，勾选“Rename all components”进行PCB板所有元器件位号重排。

 

在弹出的 Rename RefDes 窗口点击 Setup 进行参数配置：

设置项（重要）	推荐配置	配置说明
Layer Options	BOTH	顶层、底层均重排
Directions for Top Layer 顶层排方向	Left to Right → Downward	从左到右再向下
Directions for Bottom Layer底层排方向	Right to Left → Downward	从右到左再向下（正好和顶层反过来）
Top/Bottom Layer Identifier	删除T和B	不添加T/B标识
Preserve current prefixes	务必勾选	保持R、C、U等前缀不变
Renaming Method	Sequential（推荐）	按顺序编号
Refdes Digits	保持默认1	选2的化C1会变成C01

参数配置完成后，点击“Close”，

回到主窗口选择 Rename all components，点击 Rename 执行。完成后在Command窗口会显示进度和成功与否，并在PCB项目目录下生成 rename.log 文件，记录了所有新旧位号的映射关系。

电容或其他某一类器件位号重排

同样进入菜单 Logic → Auto Rename Refdes → Rename；弹出窗口Rename RefDes界面，取消勾选“Rename all components”，1.点击“Attach property，components...”。2.右侧的Find界面，Find By Name下拉选择“Comp （or Pin）”。3.点击“More”按钮。

接着输入需要筛选的位号的前缀，回车后；点击All添加器件。点击“Apply”。

弹出编辑属性窗口，双击“Auto_Rename”,完成后点击“Apply”。

所选器件的属性均添加上了“Auto_Rename”属性字段，接着点击“OK”

接着回到重命名位号窗口界面，点击“Setup”进行配置；在RefDes Prefix框中输入重排位号“C”。

配置完成后点击“Rename”进行位号重排，完成后命令窗口提示重排成功。

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第三步：导出SWP交换文件

菜单选择“File—Export—Logic/Netlist”，logic type勾选“Design entry CIS”，选择路径进行导出；导出文件会生成.swp文件，文件中记录了位号的变更。

 

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第四步：在Capture中执行Back Annotate

打开原理图文件（.dsn），选中工程文件，执行 Tools → Back Annotate；进行原理图反标文件选择：

 

PCB Editor Board File：选择 PCB重排位号brd文件路径

Netlist：浏览并选择上一步导出的网表文件

Output：选择swp交换文件

Update Schematic：务必勾选

参数确认无误后点击 OK，会出现“Design has been modified”提示，点击“是”就开始了。执行完毕后查看位号更新情况。

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第五步：检查修改情况

 

DRC检查：在Capture中跑一遍Design Rules Check（PCB → Design Rules Check），确保没有新增违规。

网表对比：把更新后的原理图重新导出网表，导入PCB验证。如果导入时出现器件飞掉的提示，说明过程中有不一致的地方，需要回溯检查。

 

四、

避坑指南

 

回顾一下我在硬件设计中亲身遇到的各种翻车点，帮你有效避开所有雷区：

翻车现场（现场）	根本原因	解决良方
反标后原理图位号没变	.swp文件路径没生成功	路径不能有中文，重新走一遍File → Export → Logic
C1重排后变成了RE1	忘了勾选 Preserve current prefixes	勾上它！！！
底层丝印多了一个B	底层标识符没删	Setup里Bottom Layer Identifier框清空
重排后器件飞了	网表不一致或器件加了FIXED属性	退回备份文件，检验原理图的一致性；重新进行导网表
某些器件没重排	点击了 Attach property 只对某一类器件操作	回溯上一步，改用 Rename all components

 

五、

高效小技巧

 

1.模块复用后的位号重排：如果原理图用了模块复用技巧（Hierarchical Block复用），需要在 Annotate → PCB Editor Reuse 下面勾选模块选项，再设置每一路的位号范围。

2.及时保存rename.log：每重排完一次就跑过去把rename.log存好，否则软件下一次重排时会直接盖掉。

学会这个小技巧，能够帮你在硬件电路设计中少走弯路。如果该篇文章对你有帮助，请点赞、收藏。