DDR内存条参数解析

今天闲来无事对下了CPU-Z，对自己笔记本硬件做了检测，我的内存条参数信息如下：

检测项	实测值	换算说明
内存类型	DDR4	第四代双倍数据率同步动态随机存储器
通道模式	双通道	8GB×2 对称双通道，带宽翻倍
总容量	16GB	单条 8GB，共 2 条
内存物理时钟	1585.7 MHz	颗粒实际运行频率
等效频率	~3171 MT/s	物理时钟 ×2（DDR 双倍速率特性），接近标准 DDR4 3200
FSB:DRAM	1:16	基准时钟与内存物理时钟的比率
核心时序	CL22-tRCD22-tRP22-tRAS52	JEDEC 标准 DDR4 3200 默认时序
行周期时间	tRC=74	tRAS+tRP=52+22=74，符合标准公式
命令速率	CR=1T	连续命令间隔 1 个时钟周期，笔记本中较为少见

FSB:DRAM

早年电脑有前端总线（FSB），结构是：

CPU → FSB → 主板北桥芯片 → 内存

当时内存控制器放在北桥，CPU 和内存不能直连，全靠FSB传话。

后来硬件升级，把内存控制器直接装进 CPU 内部，前端总线（FSB）就彻底淘汰不用了。现在整机所有硬件，统一由一个固定 100MHz 的基准时钟（BCLK）当 “总节拍”，CPU、内存、硬盘、显卡的工作频率，全靠这个 100MHz 分频 / 倍频得来。

FSB:DRAM 名字没变，含义分两种情况

老平台（真・前端总线时代，DDR/DDR2 / 早期 DDR3）

前端总线频率：内存颗粒物理时钟频率

比值用来控制两者运行快慢是否同步；

DDR 内存是双倍速率，最终等效频率 = 时钟 × 2。

举例子：

前端总线 266MHz，内存颗粒时钟 533MHz → 比值 1:2

内存等效频率 = 533×2 = 1066MT/s

现在平台（DDR3 后期 / DDR4/DDR5，主流在用）

只是沿用旧名字，和前端总线毫无关系

软件（比如 CPU-Z）保留了这个老字段，实际计算规则改成：

FSB:DRAM = 整机 100MHz 基准时钟：内存颗粒物理时钟

现在我们看一下其他参数：

DDR3/4/5对比

核心参数	DDR3	DDR4	DDR5
等效频率 (MT/s)	800–2133	2133–4266	4800–9600
CL (CAS 延迟)	9~11	15~22	32~40
tRCD (RAS-CAS 延迟)	10~13	15~24	36~48
tRAS (行激活时间)	24~36	36~52	64~80
tRP (行预充电时间)	9~11	15~22	36~45
tRC (行周期时间)	33~47	51~74	100~125
CR (命令速率)	1T/2T（主流 1T）	1T/2T（主流 2T）	1T/2T（JEDEC 默认 2T，2 插槽 + 顶级颗粒可 1T）
预取深度	8n	8n	16n
Bank 架构	8 Bank	4 Bank Group × 8 Bank	8 Bank Group × 4 Bank
通道架构	单 DIMM=1×64bit	单 DIMM=1×64bit	单 DIMM=2×32bit 独立子通道
附加特性	无 On-die ECC	无 On-die ECC	内置 On-die ECC

CL（CAS Latency）、tRCD（RAS to CAS Delay）、tRP（Row Precharge Time）和tRAS（Row Active Time）是最关键的四个参数。

这些参数定义了内存芯片在不同操作之间的延迟时间，它们共同决定了内存访问的速度和稳定性。理解这些参数及其相互作用，对于进行BIOS级别的内存优化至关重要。

四大内存时序参数详解

CL（CAS Latency）

：指从发出列地址到数据开始输出所需的时间周期数。CL值越低，内存响应越快。例如CL16表示需要16个时钟周期才能获取数据。

我的内存条CL=22，即READ cmd 有效沿后经过22个时钟周期，host可以去DQ上采样数据；

RCD（RAS to CAS Delay）

：行地址选通（RAS）激活后，必须等待多少个时钟周期才能发出列地址（CAS）。即ACT—>READ/WRITE时间；该参数影响内存行激活后的访问延迟。

我的内存条是DDR4，RCD=22cycle，这个RCD是根据tRCD和频率来定的；同一频率下RCD越小越好。

tRP（Row Precharge Time）

：关闭当前行并打开下一行所需的最小时钟周期数。用于控制预充电操作的速度。如图所示：PRE—>ACT需要TRP时间

我的内存条是DDR4，RP=22cycle，这个RP是根据tRP和频率来定的；同一频率下RP cycle越小越好。

tRAS（Row Active Time）

：行激活后保持开启状态的最小时间周期数。该参数确保数据被完整读取或写入。

参数	含义	对性能的影响
CL	CAS 延迟	直接影响数据访问延迟
tRCD	RAS 到 CAS 的延迟	影响行地址切换后的列访问效率
tRP	行预充电时间	决定行切换的最小间隔
tRAS	行激活时间	保证数据完整性，设置过短会导致数据丢失

参数之间的相互作用机制

这四个参数并非独立存在，而是通过内存控制器协同工作，共同影响内存访问的整体延迟。例如：

当内存控制器要访问一个新行时，必须先完成的预充电时间，然后激活新行（tRCD），最后才能通过CL获取数据。

则规定了行激活后至少持续的时间，若设置过短，可能导致未完成的数据传输就被中断。