核芯互联正式推出新一代高性能可编程时钟发生器CLG21012

在数据中心、AI 算力集群、高端服务器对时钟精度要求日益严苛的今天，核芯互联正式推出新一代高性能可编程时钟发生器——CLG21012。该产品 Pin-to-Pin 兼容业界标杆 Renesas RC21012，并在核心性能指标上实现全面超越，率先实现 PCIe Gen7 时钟兼容性，为下一代高速互连基础设施提供强劲"芯"动力。

一、产品定位：国产替代，性能跃升

CLG21012 是一款 12 通道输出高性能可编程时钟发生器，频率覆盖 1kHz 至 650MHz，支持 LVDS、LP-HCSL、LVCMOS 等多种输出格式。产品面向高性能计算（HPC）、数据中心加速器、企业级存储、交换机与路由器等关键应用场景，旨在为国内通信与计算产业提供自主可控、性能卓越的时钟解决方案。

更重要的是，CLG21012 与 Renesas RC21012 实现硬件级 Pin-to-Pin 兼容，用户无需修改 PCB 设计即可无缝替换，大大降低了国产导入的门槛和风险。

二、核心突破：PCIe Gen7 就绪

PCIe 7.0 作为下一代高速接口标准，对参考时钟的 RMS 相位抖动提出了极为严苛的要求——Common Clock 模式下需低于 67fs。这对时钟发生器的设计提出了前所未有的挑战。

核芯互联 CLG21012 在展频（SSC）条件下实测 PCIe Gen7 抖动表现如下：

Gen5 限值 150fs	Gen6 限值 100fs	Gen7 限值 67fs	CLG21012 最优实测值	测试结果
130.14 fs	91.20 fs	63.95 fs	63.95 fs	通过

实测数据显示，CLG21012 在最优配置下 PCIe Gen7 抖动低至 63.95fs，充分满足 PCIe 7.0 的 67fs 严苛要求，为下一代 128GT/s 高速互连奠定了坚实的时钟基础。

三、性能实测：抖动降低最多 60%，功耗降低最多 57%

核芯互联对 CLG21012 与 RC21012 进行了全面对标测试，覆盖多种晶振频率、输出格式和输出频率组合。测试结果令人振奋——CLG21012 在抖动性能和功耗控制上全面领先。

3.1 LP-HCSL RMS 相位抖动对比（25MHz 晶振）

输出频率	CLG21012 (fs)	RC21012 (fs)	抖动降低
100 MHz	164.4	376.1	56.3%
156.25 MHz	154.4	364.6	57.7%
312.5 MHz	147.6	359.9	59.0%
625 MHz	144.8	363.9	60.2%

3.2 LVDS RMS 相位抖动对比（25MHz 晶振）—— 新增测试

最新测试报告新增了对 LVDS 输出格式的全频段抖动测试。CLG21012 在 LVDS 模式下同样展现出远超 RC21012 的低抖动性能：

输出频率	CLG21012 (fs)	RC21012 (fs)	抖动降低
100 MHz	182.5	379.2	51.9%
156.25 MHz	156.1	361.9	56.9%
312.5 MHz	146.7	347.1	57.7%
625 MHz	147.6	346.3	57.4%

3.3 更多晶振选择，更低抖动表现

CLG21012 支持 25MHz、39.0625MHz、50MHz、78.125MHz 等多种晶振输入频率，并在每种配置下均展现出优异的低抖动特性。以下为 LP-HCSL 模式下的实测数据：

晶振频率	输出频率	CLG21012 RMS Jitter	RC21012 RMS Jitter	领先幅度
39.0625M	156.25 MHz	131.2 fs	275.7 fs	降低 52.4%
50M	100 MHz	140.1 fs	263.1 fs	降低 46.7%
50M	156.25 MHz	127.7 fs	248.9 fs	降低 48.7%
78.125M	156.25 MHz	118.1 fs	210.8 fs	降低 44.0%
78.125M X2 模式	156.25 MHz	96.5 fs	—	业界顶尖
78.125M X2 模式	312.5 MHz	82.8 fs	—	业界顶尖

特别值得一提的是，CLG21012 在78.125MHz 晶振 X2 倍频模式下，156.25MHz 输出 RMS 抖动低至96.5fs，312.5MHz 输出低至82.8fs，均为业界顶尖水平，为高阶通信和计算应用提供了极致的时钟纯净度。

3.4 输出波形实测

CLG21012 在 LP-HCSL 和 LVDS 两种主要输出格式下均表现出极佳的信号完整性，边沿陡峭、过冲小、占空比精准。

▲ LP-HCSL 100MHz 输出波形实测
Vamp = 1.53V | Duty Cycle = 50.2%

▲ LVDS 100MHz 输出波形实测
Vamp = 826mV | Duty Cycle = 50.1%

3.5 实测相噪曲线 —— CLG21012 vs RC21012 直观对比 25MHz 晶振 | LP-HCSL 156.25MHz

▲ CLG21012 — RMS Jitter: 154.4 fs

▲ RC21012 — RMS Jitter: 364.6 fs

25MHz 晶振 | LVDS 156.25MHz

▲ CLG21012 — RMS Jitter: 156.1 fs

▲ RC21012 — RMS Jitter: 361.9 fs

从相噪曲线可以清晰看出，CLG21012（蓝色曲线）在整个频偏范围内均显著优于 RC21012，尤其是在 1kHz~1MHz 的关键频段内，相噪底更低、杂散更少，直接转化为更低的 RMS 抖动。

不同晶振配置下 CLG21012 相噪表现

▲ 50MHz 晶振 | LP-HCSL 156.25MHz — RMS Jitter: 127.7 fs

▲ 78.125M X2 模式 | 156.25MHz — RMS Jitter: 96.5 fs

▲ 78.125M X2 模式 | 312.5MHz — RMS Jitter: 82.8 fs

3.6 功耗对比：核心功耗降低 57%

在追求高性能的同时，CLG21012 在功耗控制上同样表现出色：

功耗项	CLG21012	RC21012	功耗降低
核心电流 (Core)	74 mA	174 mA	57.5%
LVDS 驱动 (IOD0)	15.3~23 mA	26~32 mA	~30%
LP-HCSL 100Ω (FOD0)	23~30 mA	44~50 mA	~40%
LP-HCSL 85Ω (FOD1)	50~66 mA	83~101 mA	~35%

核心功耗从 174mA 降至 74mA，降幅高达 57%。在大规模数据中心部署中，这意味着数以千计的服务器节点累计节省的功耗将极为可观，直接转化为运营成本的降低和碳排放的减少。

四、SSC 展频功能实测

PCIe 规范要求参考时钟支持展频（Spread Spectrum Clocking, SSC）以降低 EMI。CLG21012 支持中心展频和下展频两种模式，展频深度可编程。最新测试报告对 SSC 功能进行了全面验证：

调制频率：31.5KHz / 33KHz 可选

展频深度：-0.25% / -0.5% Down Spread

频率精度：满足 PCIe Gen7 对展频时钟的精度要求

▲ CLG21012 SSC 展频实测频谱（31.5KHz 调制 / -0.5% Down Spread）

实测结果表明，CLG21012 的 SSC 功能各项参数均符合 PCIe 规范要求，可有效降低高速时钟带来的 EMI 干扰，同时保持优异的抖动性能。

五、关键特性一览

特性	CLG21012 规格
输出通道	12 对差分输出，支持 LVDS / LP-HCSL / LVCMOS
频率范围	1kHz ~ 650MHz（LVDS/LP-HCSL）；1kHz ~ 200MHz（LVCMOS）
RMS 相位抖动	最低 82.8fs（78.125M X2 模式 @ 312.5MHz）/ 96.5fs（@ 156.25MHz）
PCIe 支持	Gen5 / Gen6 / Gen7 全兼容，支持 SRIS / SRNS
SSC 展频	支持 -0.25% / -0.5% Down Spread，31.5KHz / 33KHz 调制
LP-HCSL 端接	集成 100Ω / 85Ω 内部端接，支持 AC 耦合至 LVPECL 和 CML
配置接口	400kHz I2C/SMBus 或 20MHz SPI；支持 OTP 一次编程（4 套完整配置）
工作电压	1.8V / 2.5V / 3.3V 灵活支持
温度范围	-40°C ~ +85°C 工业级
封装	6mm × 6mm 48-QFN，集成晶体选项可选
兼容性	Pin-to-Pin 兼容 Renesas RC21012

六、应用场景

凭借卓越的低抖动性能和灵活的输出配置，CLG21012 可广泛应用于以下领域：

高性能计算（HPC）——为多路 CPU/GPU 互联提供极低抖动的参考时钟，保障高速 SerDes 链路的信号完整性。

数据中心与 AI 加速器——满足 PCIe Gen7 时钟要求，为 128GT/s 的 CXL 和 PCIe 互连提供可靠时钟源，降低误码率，提升训练效率。

企业级存储——为 NVMe SSD 控制器、RAID 卡等提供高精度时钟，确保高速数据传输的稳定可靠。

交换机与路由器——支持 100G/400G/800G 以太网 PHY 时钟需求，助力网络基础设施带宽升级。

工业控制——宽温工作范围和 robust 设计确保在严苛工业环境下的长期稳定运行。

七、国产替代，供应保障

在全球半导体供应链波动的大背景下，核芯互联 CLG21012 的推出为国内通信设备厂商、服务器制造商和数据中心运营商提供了一个高性能、高可靠性的国产时钟解决方案。Pin-to-Pin 兼容设计确保了用户可以在不改动现有硬件平台的情况下快速完成导入验证，大幅缩短产品上市周期。

同时，本土供应链的优势使得 CLG21012 在交货周期、技术支持和成本控制方面具备更强的竞争力，帮助客户在激烈的市场竞争中抢占先机。

八、结语

核芯互联 CLG21012 的发布，标志着国产高性能时钟发生器在技术上达到了国际领先水平。更低的抖动、更低的功耗、PCIe Gen7 就绪——这三大核心优势使其成为下一代高速计算与通信系统的理想时钟伙伴。

我们诚邀各领域的合作伙伴联系核芯互联，获取 CLG21012 的详细技术资料和样品支持，共同开启高速互联的新篇章。