台积电CoWoS与英特尔EMIB先进封装工艺的深度对比

文章来源：十二芯座

原文作者：Lychee

本文主要介绍了TSMC CoWoS vs Intel EMIB先进工艺对比。

光罩极限(Reticle Limit)

从历史上看，提升芯片性能的方法就是把它做得更大——在单个裸片上塞入更多的晶体管、更强的算力和更高的并行度。

但这种‘做大’是有天花板的，也就是光罩极限：它是步进式光刻机在一次曝光中能雕刻出的最大面积。这个极限大约是 26mm × 33mm，即约 858mm2”

“英伟达的 H100 就已经逼近了光罩极限。而 Blackwell(架构)则通过将两个光罩极限尺寸的计算裸片拼接成一个完整的 GPU，彻底打破了这一限制：

一旦跨越了这条线(即单颗裸片已无法满足需求)，你就需要一种物理连接方式，让多颗裸片在电气上表现得像一块完整的芯片：

这就是先进封装。随着加速器尺寸的增大，封装本身的成本正成为主导性的经济变量。

2D 封装是指一颗或多颗裸片直接放置在有机基板上。没有硅中介层(interposer)，也没有桥接器。信号路由完全通过基板本身进行。

这涵盖了传统的单片封装，以及裸片之间通过基板走线进行通信的 Chiplet(芯粒)设计。它的瓶颈在于密度：基板的布线间距较粗，因此只能提供中等的裸片间带宽，无法满足 AI 加速器所需的计算核心与 HBM(高带宽内存)之间的紧密耦合。

2.5D 封装则在裸片与基板之间增加了一层被动的硅布线路由层。它可以是完整的硅中介层、嵌入基板中的硅桥(如英特尔 EMIB)，或者是 RDL 中介层内的硅桥(如台积电 CoWoS-L)。它支持细间距布线，有时还包含硅通孔(TSV)，但不包含工作晶体管。它只负责传输信号，不负责计算。

正是这一点使得计算核心与 HBM 的紧密耦合成为可能，这也是现代 AI 加速器中最主流的架构。

3D 封装则是向垂直方向发展——硅叠硅。典型的例子包括 AMD 3D V-Cache、英特尔 Foveros 和台积电 SoIC。

TSMC CoWoS Family

Chip-on-Wafer-on-Substrate(CoWoS)是台积电对其 2.5D 封装技术的统称。

目前市面上有三种具有商业价值的变体，它们的主要区别在于互连时使用了多少硅材料。

CoWoS-S

作为台积电最成熟且应用最广的初代封装方案，CoWoS-S 的核心在于利用‘硅中介层’连接多颗芯片(如逻辑 Die 与 HBM)，并借助 TSV(穿硅通孔)实现垂直信号穿透，将上层讯号高效导入底层。硅中介层犹如一片高密度布线晶圆，具备极佳的电气特性，能提供海量互连线，带来低延迟与低串音的优势，现已成为 AI 芯片封装的首选。然而，受限于高纯度硅材与 TSV 制程，其成本高昂且加工难度大;同时，中介层面积也受制于光刻机台，封装尺寸上限约为 2500 mm²。

CoWoS-R

CoWoS-R 是为了应对成本与设计弹性需求所推出的变体版本。与 CoWoS-S 相比，CoWoS-R 采用重分布层(Redistribution Layer, RDL)作为主要连线媒介，部分设计仍可保留硅中介层，但大多通过 RDL 技术将芯片间的信号重新规划路径，以较低成本达成多芯片整合。

RDL 是指在封装表面布建额外导线层，重新分布 IO 脚位，并通过多层金属层实现连线。尽管其布线密度与导电性不如硅中介层，但在中阶运算或特化运算(如 AI 加速器、IPU)上已足敷使用。相较 CoWoS-S，CoWoS-R 不仅制程简化、成本降低，还能支持多样芯片尺寸与配置，是台积电封装产品线中极具弹性的选项。不过，在极端高带宽与讯号完整性要求的领域，RDL 仍略逊一筹。

CoWoS-L

CoWoS-L 可视为 CoWoS-S 的“巨大升级版”，专为超大型 AI 训练平台与高整合度应用而设计。技术上延续 CoWoS-S 架构，但进一步突破硅中介层尺寸限制，开发出可支持 3000 mm² 以上的超大面积中介层技术。

为实现此一突破，台积电整合了先进光罩拼接(Mask Stitching)与大型晶圆处理工艺，使得单一封装中能够整合多颗大型芯片与更多内存模块。此设计允许封装内部形成更庞大的互连网络，有效对应 GPT-5 等兆级参数 AI 模型所需数据流吞吐。不过，随着封装尺寸与密度增加，热管理与封装机械稳定性成为设计瓶颈，良率挑战高昂。因此，CoWoS-L 通常仅见于旗舰级芯片。

Intel EMIB Technology

嵌入式多芯片互连桥接器(Embedded Multi-die Interconnect Bridge, EMIB)与台积电 CoWoS-L 有着相同的核心设计理念(即‘只在需要的地方使用硅’)，但两者的实现路径截然不同。

EMIB 完全摒弃了传统的中介层(interposer)。它的硅桥被直接嵌入到封装的有机基板内部”

 

EMIB-T 与 EMIB-M

值得快速提一下的是，英特尔还推出了下一代衍生版本。

EMIB-T 在嵌入式硅桥内部增加了硅通孔(TSV)，这使得电源和高速信号能够垂直穿过硅桥传输，而不仅仅是横向传导。对于高度依赖 HBM(高带宽内存)的设计来说，这种能力正变得日益重要。EMIB-M 则将金属-绝缘体-金属(MIM)电容器集成到了硅桥中，以实现封装级的电源去耦。

这两项技术都源自同一个‘嵌入基板’的底层架构。建议关注一下英特尔近期关于 EMIB-T/M 的技术科普视频。

EMIB vs CoWoS-L

那么，EMIB 和 CoWoS-L 都是采用‘硅桥’方案对吧?到底哪个更好呢?

EMIB：硅桥直接嵌入有机基板中。一个整体部件，一次贴合工序。

CoWoS-L：硅桥嵌入 RDL 中介层中;随后该中介层再贴合到封装基板上。两个独立部件，两次贴合工序。”

成本

EMIB 根本不需要额外分摊独立的中介层成本。硅桥只是嵌入到现有封装基板中的微小裸片。

无论是 EMIB 还是 CoWoS，每个倒装芯片(flip-chip)封装都位于由面板制造的有机基板上。

而 CoWoS-L 还需要在裸片和该基板之间，额外制造并贴合一块单独的中介层(即嵌有小硅桥的 RDL 载体)。这块额外的中介层，加上额外的工艺步骤和贴合工序，就是两者产生成本差异的原因。而且在当前的 CoWoS-L 中，这块中介层是以圆形晶圆格式制造的，因此下一节提到的‘晶圆与面板’的材料浪费问题同样适用于它。EMIB 则完全没有这些烦恼。硅桥因为体积微小所以造价低廉，而且一片晶圆可以产出数千个。

被消除的工艺步骤包括：

中介层的制造、中介层的切割、中介层与基板的贴合。

这三个环节都是成本和良率容易出问题的地方，但对 EMIB 来说却不存在，因为它们根本没有发生。

利用率

硅中介层是从 300mm 的圆形晶圆上切割下来的。但封装是矩形的。把矩形排在圆形晶圆上会留下大量的边缘废料，而且中介层尺寸越大，废料占比就越高。

英特尔指出，CoWoS 级别的中介层晶圆利用率大约只有 60%，而 EMIB 的面板利用率可达约 90%。

eg. 一块 300mm 晶圆的总面积为 π × (150 mm)² ≈ 70,686 mm²，一旦考虑到边缘废料和切割道，实际可用的矩形面积要小得多。当Interposer layer达到 14-reticle 时，几乎一片晶圆只能产出一个中介层。

因此，两者的成本曲线出现了分歧。封装尺寸越大，EMIB 的成本优势就越高。

将一整块 5 reticle 大小的硅中介层贴合到基板上是一项极其困难的操作。你要移动一块约 43 cm² 的硅片穿过回流焊炉，而硅和基板的热膨胀系数(CTE)是不同的。在这种尺寸下，翘曲(Warpage)成为了限制良率的致命问题。

EMIB 则是将裸片单独贴合到基板上。每次贴合的面积都很小，热控制是局部的，且各部分互不干扰。

小部件键合的良率在本质上就高于大部件键合。出于与成本优势相同的几何原因，这种良率优势也会随着封装尺寸的增大而不断叠加放大。