【“芯”篇章】中星联华走进高校系列-上海科技大学站第二期

近年来，随着大模型训练规模的持续扩张和数据中心流量的爆炸式增长，高速互连技术正成为算力基础设施能否突破性能瓶颈的关键所在。在新一轮科技革命与产业变革深度交织的背景下，国产高速测试测量技术的自主化进程亦加速推进。
 

过去，中星联华已携手多所国内知名重点高校举办超过15场专题讲座，反响十分热烈。这一站，我们来到了上海科技大学信息科学与技术学院。
 

2026年6月11日，中星联华携手上海科技大学信息科学与技术学院，聚焦《PLL/SerDes基本概念及测试》与《AI浪潮下的最新高速互连技术解读》两大专题，为在校师生系统呈现从物理层、协议层到系统架构的高速互连技术全貌。

 

聚焦理论知识，拓宽实战视野
 

本次活动由中星联华技术支持总监苏水金主讲，围绕《PLL/SerDes基本概念及测试》与《AI浪潮下的最新高速互连技术解读》两大板块展开深度讲解。

 

 

会议开始技术支持总监苏水金系统讲解了PLL（锁相环）与SerDes（串行/解串器）的基础原理及工程测试方法。
 

PLL与SerDes

PLL（Phase Locked Loop）通过相位比较、环路滤波、压控振荡器（VCO）与分频反馈四个关键模块，实现对输出信号频率的精确锁定与跟踪，是通信、数据处理和信号恢复系统的关键核心器件。

PLL的主要测试指标包括：工作频率范围、频率精度、相位噪声、频率锁定时间、抖动、环路带宽、杂散等。

 

SerDes（串行/解串器）

AI时代不可或缺的底层接口

SerDes（Serializer/Deserializer）是实现并行数据到高速串行信号互相转换的核心芯片，由发送端（Serializer）和接收端（Deserializer）成对构成。随着AI训练集群规模向数千GPU扩展，SerDes已逐步成为连接异构芯片、计算节点与光互连模块的关键底层接口。

SerDes典型应用场景

PCS层（物理编码子层）：负责数据编码/解码，如8B/10B、64B/66B，以及帧定界与CRC校验等；

PMA层（物理介质附属层）：完成并串转换/串并转换、时钟恢复，是SerDes发送接收内部接口的关键；

PMD层（物理介质相关层）：负责信号的物理形式转换，直接连接传输介质。

 

SerDes测试

SerDes测试涵盖发送端（Tx）与接收端（Rx）两大维度：

Tx端核心测试项目：眼图分析、输出幅度、上升/下降时间、抖动（DJ/SJ/RJ）、等信号完整性。

Rx端抖动容限（JTOL）测试：通过精确注入各种抖动创建压力信号来模拟复杂真实环境，验证接收端在实际信道劣化条件下能否有误码。

 

AI时代的高速互连

从底层驱动到技术路线

数据显示，2023年AI算力行业月均消耗数据量约63艾字节（EB），占全网流量约三分之一；预计至2030年，该数字将攀升至1226艾字节，届时将占全网流量约三分之二。这一趋势对骨干网络架构、光互连密度及高速信号完整性提出了系统性挑战。

 

与此同时，AI大模型参数规模已从亿级向千亿乃至万亿级迈进，但实际算力利用率不足30%，大量算力资源因互连瓶颈而无法充分发挥。算力需求向少数巨头集中与向更广泛场景分散两种趋势并存，推动着互连技术从传统GPU间简单互联向更复杂的片间、板间及集群间互连架构加速演进。

 

算力集群五层互连架构

AI算力集群形成了清晰的五层互连分级结构：

第一层：芯片/板卡内部。 GPU内部通过HBM内存实现片内互连，是算力集群的最基础单元。

第二层：同一机箱内多卡互连。 英伟达的多块GPU之间通过NVLink实现纯数据互通，GPU与CPU、缓存及存储之间则依赖CXL/PCIe协议。NVLink专供GPU间高速数据交换，CXL/PCIe覆盖GPU-CPU、GPU-内存/存储等指令与数据交互。

第三层：机柜内部节点间。 借助NVSwitch将多GPU汇聚为统一计算单元，同时通过Spine-Leaf以太网架构实现节点间的高速数据交换。

第四层：跨机柜/集群间。 英伟达依赖InfiniBand或以太网叠加光模块与路由器，实现超大规模集群的全局互连。

第五层：全球数据中心/超大规模集群。 通过超远距光纤互连贯通全球算力节点，支撑分布式训练与全局数据调度。

苏水金总结指出：GPU内部用HBM内存；英伟达的同机箱GPU间用NVLink；GPU与CPU/存储间用CXL/PCIe；跨机柜由NVSwitch汇聚；多机柜到集群互连则依赖IB/以太网+光模块+路由器。

新的电互连技术

在电互连技术方面，苏水金系统分析了铜缆互连的优劣势、技术演进及线缆类型对比。

铜缆互连优势与局限

铜缆互连技术成熟、成本相对较低、无需光电转换过程，信号直接通过铜线传输，时延和误码率较低，安装维护简便，在短距离和内部互连中大量使用。然而，铜缆在高频信号下的损耗急剧上升，信号质量显著下降，带宽严重受限——当速率达到200Gbps时，铜线的传输距离只能局限在几米之内。

铜缆与光缆场景分界

苏水金指出，短距离（10米以内）场景下铜缆仍是首选；中长距离（超过10米）的机柜间、机柜组之间互连需借助光互连；当单通道速率超过200Gbps时，铜线达到物理极限，光互连成为必然选择。

 

苏水金介绍，DAC适用于极短距离、信号完整性要求低的应用；AEC内置Retimer芯片，适用于中等距离及信号完整性要求较高的场景；ACC（有源铜缆）则内置Redriver芯片，在短距离、中等速率下提供信号放大能力。ACC/AEC类产品可通过中星联华误码分析仪SL3000A/3000A-PRO系列进行误码率测试。

新的光互连技术

光模块内部结构

苏水金介绍，光模块（Optical Module）是光通信中实现光信号传输与光电互转的核心组件，广泛应用于数据中心、移动通信基站、5G前传等场景，速率已从Mbps量级发展至800Gbit/s乃至1.6Tbit/s。

 

光互连封装体系

系统梳理了光互连封装技术的演进路线：

LPO（线性驱动可插拔光学）：去除传统光模块中的DSP及CDR（时钟数据恢复）模块，以高线性度、高带宽TIA与DRIVER芯片取而代之，显著降低功耗与时延，适用于短距离通信及内部对误码率要求相对宽松的场景。

NPO（近封装光学）：OE模块与xPU芯片封装于同一PCB板，通过较短的高速导线连接GPU与光引擎，IO密度提升至100-200 Gbps/mm²，时延降至10-20 ns，支持Open Socket规格，维护性较好。

CPO（共封装光学）：将光引擎与交换ASIC封装于同一基板，相比传统可插拔方案可降低约50%系统功耗，IO密度提升约3倍至200-500 Gbps/mm²，时延进一步压缩至5-10 ns。互联网大厂及设备厂商已将CPO列为AI集群扩建的关键技术路线。

OIO（片上集成光学）：以Chiplet方式将光芯片3D封装于计算芯片之上，IO密度可超500-1000 Gbps/mm²，时延低于5 ns，是面向下一代超高密度互连架构的前沿方向。

四代封装技术关键指标对比：

 

相干光通信技术

苏水金介绍了相干光通信（Coherent Optical Communication）的技术原理与应用。相干光通信基于光的双偏振态和相位调制技术，通过同时检测光信号的幅度、相位与偏振全部信息，支持PSK、DPSK、QPSK、QAM等多种调制格式，灵敏度比直接检测提升约20 dB。

相干光通信的主要应用场景包括长距骨干网与海缆传输、城域网与数据中心互联、5G传输网中回传/前传，以及卫星激光通信。

112G、224G、448G必经之路

苏水金指出，以太网互连速率已历经40G→100G→200G→400G→800G→1.6T→3.2T的持续演进；AI数据中心内部互连亦从112G向224G迈进，并积极推进448G标准化。

关键技术挑战

112G/224G/448G面临的核心技术挑战包括：封装与集成的寄生效应与电源分配网络（PDN）设计日趋复杂；PLL时钟抖动控制要求严苛；在112Gbaud下FR4等传统PCB材料的信道损耗可达30-40dB；ADC/DAC对有效位数（ENOB）要求极高，时间交织ADC的失调校准尤为复杂；强纠错FEC算法带来DSP处理复杂度和功耗显著上升。

448G调制格式探索

对于448G方案，目前存在多条技术路线并行推进：

224 Gbaud PAM4：每符号携带2 bit，在56G/112G/224G领域已成熟应用，是当前最稳定的技术选择；

174 Gbaud PAM6：每符号携带约2.58 bit，频谱利用率提升约40%，但SNR要求极为苛刻；

150 Gbaud PAM8：每符号携带3 bit，理论带宽高效，但DSP复杂度巨大；