深入解析 ISL8723 和 ISL8724 电源排序控制器

在电子设备的设计中，电源的有序开启和关闭对于系统的稳定性和可靠性至关重要。今天，我们就来深入了解一下 Intersil 公司的 ISL8723 和 ISL8724 这两款 4 通道电源排序控制器，看看它们是如何实现电源的精确排序的。

文件下载：ISL8723EVAL1.pdf

产品概述

ISL8723 和 ISL8724 是专为多电压系统设计的 4 通道排序控制器，具备欠压供应故障保护和“序列完成”信号（RESET）。通过简单连接多个 IC，可对超过 4 个电压进行排序。这两款控制器使用集成电荷泵，将 4 个外部低成本 N 沟道 MOSFET 开关栅极驱动到比 IC 偏置电压高 5.3V 的水平。它们能够从 2.5V 到 5V 的任何电源进行偏置和控制，并且可以监测任何高于 0.7V 的电压。

产品差异

• ISL8723：具有低功耗待机模式，适用于电池供电应用，ENABLE 输入为高电平有效。
• ISL8724：ENABLE 输入为低电平有效，与 ISL8723 功能基本相同，但 ENABLE 极性相反。

产品特性

1. 灵活的电源排序：能够对多达四个 0.7V 至 5V 的电源进行任意的开启和关闭排序。
2. 宽工作电压范围：可在 2.5V 至 5V 的电源电压下工作。
3. 增强的栅极驱动：提供 VDD + 5.3V 的电荷泵栅极驱动。
4. 可调电压转换速率：每个电源轨的电压转换速率可调节。
5. 易于级联：多个排序器可以轻松级联，以对无限数量的独立电压进行排序。
6. 抗干扰能力：具备抗干扰能力，可有效过滤短时间的电压波动。
7. 欠压锁定保护：对每个监测的电源电压都有欠压锁定保护功能。
8. 低功耗模式：ISL8723 具有 30µA 的睡眠状态。
9. 环保设计：无铅（符合 RoHS 标准）。

应用领域

• 图形卡：确保图形卡各部分电源的有序开启和关闭，提高图形卡的稳定性。
• FPGA/ASIC/微处理器/PowerPC 电源排序：为这些高性能芯片提供精确的电源排序，保证其正常工作。
• 网络路由器：保障路由器各模块电源的稳定供应，提高网络设备的可靠性。
• 电信系统：满足电信系统对电源稳定性和可靠性的高要求。

引脚说明

PIN #	PIN NAME	FUNCTION	DESCRIPTION
23	VDD	Chip Bias	为 IC 提供 2.5V 至 5V 的偏置电压
10, 19	GND	Bias Return	IC 接地，引脚 19 内部通过 6kΩ 电阻连接到 GND，可接地或悬空
1	ENABLE/ ENABLE	Input to start on/off sequencing	启动电源开启或关闭的编程序列，UVLO 满足后 10ms 内禁用 ENABLE 功能
24	RESET	RESET Output	所有 GATE 完全增强后约 160ms 提供高电平信号，用于输出电压的稳定。任何 UVLO 不满足或 ENABLE 被撤销时，RESET 输出低电平
20	UVLO_A	Undervoltage Lock Out/Monitoring Input	提供可编程的欠压锁定功能，参考内部 0.631V 参考电压，并过滤短时间（<7µs）的瞬态电压
12	UVLO_B
17	UVLO_C
14	UVLO_D
21	DLY_ON_A	Gate On Delay Timer Output	通过连接到地的电容编程 VOUT 开启的延迟和顺序
8	DLY_ON_B
16	DLY_ON_C
15	DLY_ON_D
18	DLY_OFF_A	Gate Off Delay Timer Output	通过连接到地的电容编程 VOUT 关闭的延迟和顺序
13	DLY_OFF_B
3	DLY_OFF_C
4	DLY_OFF_D
2	GATE_A	FET Gate Drive Output	用 10µA 电流源驱动外部 FET，实现软启动。故障时，栅极可吸收约 75mA 电流以确保快速关闭
5	GATE_B
6	GATE_C
7	GATE_D
22	SYSRST	System Reset I/O	作为输入，低电平时可立即无条件锁定所有 GATE 输出；作为输出，UV 条件下引脚拉低，可实现多个 IC 配置下的所有 GATE 同时关闭
9, 11	No Connect	No Connect	无连接

工作原理

开启过程

以 ISL8723 为例，ENABLE 必须为高电平，且所有四个待排序的电压必须高于各自用户编程的欠压锁定（UVLO）水平，才能开始编程的输出开启序列。通过选择 DLY_ON 和 DLY_OFF 引脚的外部电容值来确定排序和延迟。当所有 4 个 UVLO 输入和 ENABLE 满足 10ms 后，四个 DLY_ON 电容同时以 1µA 电流源充电至 1.28V 的 DLY_Vth 水平。每个 DLY_ON 引脚达到 DLYVth 水平时，其关联的 GATE 将以 10µA 源电流开启至 (V{D D}+5.6 V) 的 VQP 电压，从而实现四个 GATE 依次开启。整个开启序列完成且所有 GATE 达到电荷泵电压（VQP）后，开始 160ms 延迟以确保稳定性，之后 RESET 输出释放为高电平。

关闭过程

正常关闭模式下，当没有 UVLO 被违反且 ENABLE 被撤销时，RESET 被置为低电平。接着，DLY_OFF 引脚上的四个关机斜坡电容以 1µA 源充电，当任何一个斜坡电容达到 DLY_Vth 时，设置锁存器并在相应的 GATE 引脚上吸收 10µA 电流以关闭外部 MOSFET。当 GATE 电压下降到约 1.5V 时，以更高的电流水平将 GATE 拉低以确保硬关闭。

故障处理

如果任何输入在超过故障滤波器周期 tFIL（约 7µs）的时间内低于其 UVLO 点，则被视为故障。此时，RESET、SYSRST 和所有 GATE 同时拉低，GATE 以约 75mA 电流拉低。

电气规格

PARAMETER	SYMBOL	TEST CONDITIONS	MIN	TYP	MAX	UNIT
UVLO 欠压锁定下降阈值	VUVLOvth	(T{A}=T{J}= +25^{circ}C)	619	631	647	mV
	VUVLOvth		604	631	656	mV
UVLO 欠压锁定迟滞	VUVLOhys		-	9	-	mV
UVLO 欠压锁定阈值范围	RUVLOvth	Max VUVLOvth - Min VUVLOvth	6	18	-	mV
UVLO 欠压锁定延迟	tUVLOdel	ENABLE 满足	10	-	-	ms
瞬态滤波器持续时间	tFIL	VDD, UVLO, ENABLE 故障滤波器	-	7	-	µs
延迟充电电流	DLY_ichg	VDLY = 0V	0.9	1	1.115	µA
延迟充电电流范围	DLY_ichg_r	DLY_ichg(max) - DLY_ichg(min)	0.01	0.05	-	µA
延迟阈值电压	DLY_Vth		1.21	1.273	1.32	V
ENABLE/ENABLE 阈值	VENh	测量于 (V_{D D}=5V)	1.28	1.35	-	V
	VENh		0.5 (V_{D D})	-	-	V
ENABLE/ENABLE 迟滞	VENh - VENl	测量于 (V_{D D}=5V)	0.1	0.2	-	V
ENABLE/ENABLE 锁定延迟	tdelEN_LO	UVLO 满足，EN 到 DLY_ON	10	-	-	ms
ENABLE/ENABLE 输入电容	CIN_EN		-	5	-	pF
RESET 上拉电压	VPU_RST		(V_{D D})	-	-	V
RESET 下拉电流	IRSTpd5	(V_{D D}=5V), RST = 0.1V	-	13	-	mA
RESET 在 GATE 高电平后的延迟	TRSTdel	GATE = (V_{D D}+5V)	-	160	-	ms
RESET 输出低电平	VRSTl	测量于 (V_{D D}=5V), 1mA 源电流	-	0.1	-	V
RESET 输出电容	COUT_RST		-	10	-	pF
SYSRST 上拉电压	VPU_SRST		(V_{D D}-0.5V)	-	-	V
SYSRST 上拉电流	IPU_SRST	(V_{D D}=3.3V), SYSRST = 0.5V	-	12	-	µA
SYSRST 下拉电流	IPU_5	(V_{D D}=5V)	-	2.7	-	µA
SYSRST 低输出电压	VOL_SRST	(V{D D}=5V), (I{OUT}=100mu A)	-	-	0.1	V
SYSRST 输出电容	COUT_SRST		-	10	-	pF
SYSRST 低电平到 GATE 关闭	tdelSYS_G_1	GATE = 80% of (V_{D D}+5V)	-	40	-	ns
SYSRST 高电平到 GATE 开启	tdelSYS_G_2	GATE = 50% of (V_{D D}+5V)	-	0.4	-	ms
GATE 开启电流	IGATEon	GATE = 0V	8.3	10.2	12.5	µA
GATE 关闭电流	IGATEoff_l	GATE = (V_{D D}), 禁用	-12.5	-10.2	-8.3	µA
GATE 电流范围	IGATE_range	芯片内 (I_{GATE}) 最大 - 最小	-	0.6	3	µA
GATE 下拉高电流	IGATEoff_h	GATE = (V_{D D}), UVLO = 0V	-	75	-	mA
GATE 高电压	VGATEh5	(V_{D D}=5V)	(V_{D D}+5.3V)	(V_{D D}+5.6V)	-	V
GATE 低电压	VGATEl	门低电压，(V_{D D}=1V)	-	0.01	0.1	V
IC 电源电流	IVDD_5V	(V_{D D}=5V), 启用且静态	-	0.48	0.6	mA
ISL8723 待机 IC 电源电流	IVDD_sb	(V_{D D}=5V), ENABLE = 0V	-	30	40	µA
(V_{D D}) 上电复位	(V_{D D}_POR)	(V_{D D}) 上升	-	2.2	2.41	V

典型性能曲线

文档中给出了多个典型性能曲线，包括偏置电流、UVLO 阈值电压、DLY 阈值电压、DLY 充电电流、偏置上电复位、电荷泵电压、GATE 开启/关闭（放电）电流、故障 GATE 关闭吸收电流等。这些曲线有助于工程师更好地了解芯片在不同条件下的性能表现。

评估平台

ISL8723EVAL1 平台可用于评估 ISL8723。该平台采用 SMD 布局，展示了典型四轨排序应用的小尺寸实现。板上有偏置和功能标记的测试点，方便工程师访问 IC 引脚进行评估。但需注意，特定 I/O 引脚的显著电流或电容负载会影响功能和性能。

默认配置

1. 使用 ISL8723IR。
2. 四个待排序的电源分别为 5V（IN_A）、3.3V（IN_B）、2.5V（IN_D）和 1.5V（IN_C），UVLO 水平约为标称电压的 80%。
3. 期望的开启顺序为：5V 先开启，约 12ms 后 3.3V 开启，约 19ms 后 2.5V 开启，最后约 40ms 后 1.5V 开启。
4. 期望的关闭顺序为：先关闭 2.5V，12ms 后关闭 3.3V，约 36ms 后关闭 1.5V，最后约 72ms 后关闭 5V。
5. LED 熄灭表示序列完成，RESET 释放并拉高。

多排序器实现

在需要对超过 4 个电压进行排序且必须确保这些关键电压完整性的应用中，可以将多个 ISL8723 或 ISL8724 设备配置在一起。通过公共 SYSRST 信号，当所有监测电压有效时，该信号置位，允许序列启动。所有 DLY_ON 电容在所有监测电压有效且公共 ENABLE 输入信号传递约 10ms 后同时开始充电，实现多排序器之间的排序。当公共使能信号被撤销时，该配置将根据 DLY_OFF 电容值执行所有排序器的关闭序列。所有 SYSRST 引脚连接在一起，确保在任何 UVLO 输入故障时，SYSRST 输出拉低，同时关闭所有 GATE 输出。

总结

ISL8723 和 ISL8724 电源排序控制器为多电压系统提供了灵活、可靠的电源排序解决方案。它们的丰富特性和易于级联的设计，使其适用于多种应用场景。通过合理选择外部电容和电阻，工程师可以精确控制电源的开启和关闭顺序，提高系统的稳定性和可靠性。在实际设计中，建议仔细阅读数据手册，并参考评估平台的配置，以确保最佳的性能表现。你在使用类似电源排序控制器时遇到过哪些问题呢？欢迎在评论区分享你的经验。