探索DS90C241和DS90C124：5 - 35 MHz DC平衡24位FPD - Link II串行器和解串器

在电子设计领域，数据传输的高效性和稳定性一直是工程师们关注的焦点。DS90C241和DS90C124这对芯片组，作为5 - 35 MHz DC平衡24位FPD - Link II串行器和解串器，为我们提供了一种可靠的数据传输解决方案。今天，就让我们深入了解一下这对芯片组的特点、功能和应用。

文件下载：DS90C124QVS NOPB.pdf

一、产品概述

DS90C241和DS90C124芯片组能够将24位并行总线转换为带有嵌入式时钟信息的完全透明的数据和控制LVDS串行流。这种单串行流消除了并行数据和时钟路径之间的偏斜问题，简化了24位总线在PCB走线或电缆上的传输。同时，它还通过缩小数据路径，降低了系统成本，减少了PCB层数、电缆宽度以及连接器的尺寸和引脚数量。

二、产品特性

2.1 时钟嵌入与DC平衡

支持5 - 35 MHz的时钟嵌入和DC平衡的24:1和1:24数据传输，确保数据在传输过程中的稳定性。

2.2 预加重功能

用户可以通过LVDS输出上的外部电阻定义预加重驱动能力，能够驱动长达10米的屏蔽双绞线电缆，有效补偿长距离或有损传输介质带来的信号衰减。

2.3 时钟边缘选择

在发送器和接收器上都可以用户选择并行数据的时钟边缘，增加了设计的灵活性。

2.4 内部DC平衡编码和解码

支持AC耦合接口，无需外部编码，简化了电路设计。

2.5 独立电源控制

发送器和接收器都有独立的电源控制，方便在不同应用场景下实现高效运行。

2.6 嵌入式时钟CDR

接收器上的嵌入式时钟CDR（时钟和数据恢复）功能，无需外部参考时钟源，降低了系统复杂度。

2.7 数据完整性保障

LOCK输出标志确保接收器端的数据完整性，同时平衡的 (T{SETUP }) 和 (T{HOLD }) 时间保证了数据的准确接收。

2.8 低EMI设计

PTO（渐进开启）LVCMOS输出减少了EMI并最小化SSO（同时开关噪声）影响，所有LVCMOS输入和控制引脚都有内部下拉电阻。

2.9 抗ESD能力

具有大于8 kV的HBM ESD耐受性，满足AEC - Q100合规性，适用于汽车等对可靠性要求较高的应用场景。

三、引脚配置与功能

3.1 DS90C241串行器

• LVCMOS并行接口引脚：DIN[23:0]用于输入并行数据，TCLK为并行接口时钟输入。
• 控制和配置引脚：DEN控制数据输出使能，PRE选择预加重水平，TRFB选择时钟边缘等。
• LVDS串行接口引脚：DOUT - 和DOUT + 为LVDS输出。
• 电源或接地引脚：提供不同的电源和接地引脚，满足芯片不同部分的供电需求。

3.2 DS90C124解串器

• LVCMOS并行接口引脚：RCLK为并行接口时钟输出，ROUT[23:0]输出并行数据。
• 控制和配置引脚：REN控制数据输出使能，LOCK指示接收器PLL的锁定状态，RRFB选择时钟边缘等。
• LVDS串行接口引脚：RIN - 和RIN + 为LVDS输入。
• 电源或接地引脚：同样提供不同的电源和接地引脚，确保芯片正常工作。

四、规格参数

4.1 绝对最大额定值

包括电源电压、输入输出电压、LVDS接收器输入电压、LVDS驱动器输出电压等参数的最大额定值，使用时需严格遵守，以避免对芯片造成永久性损坏。

4.2 ESD额定值

具有较高的ESD耐受性，如人体模型（HBM）为±8000 V，带电设备模型（CDM）为±1250 V等，提高了芯片在实际应用中的可靠性。

4.3 推荐工作条件

电源电压范围为3 - 3.6 V，时钟速率为5 - 35 MHz，工作温度范围为 - 40°C到105°C，为芯片的稳定工作提供了参考。

4.4 热信息

给出了芯片的热阻参数，如结到环境的热阻 (R_{θJA}) 为67.5 °C/W等，有助于在设计散热方案时进行参考。

4.5 电气特性

包括LVCMOS和LVTTL的直流规格、LVDS的直流规格以及串行器和解串器的电源电流等参数，为电路设计提供了详细的电气性能指标。

4.6 时序要求和开关特性

规定了串行器和解串器的时钟周期、输入输出延迟等时序参数，确保数据的准确传输。

五、详细功能描述

5.1 初始化和锁定机制

在数据传输前，需要对DS90C241和DS90C124进行初始化，即同步发送器和接收器的PLL。发送器先锁定到输入时钟源，接收器再同步到发送器，最终实现数据的正常传输。

5.2 数据传输

发送器将24位并行数据转换为带有嵌入式时钟的LVDS串行流，其中CLK1和CLK0作为嵌入式时钟位，DCB用于DC平衡控制，DCA用于验证数据完整性。解串器在锁定到输入数据后，输出有效的并行数据和恢复的时钟。

5.3 重新同步

如果解串器失去锁定，它会自动尝试重新建立锁定。系统需要监测LOCK引脚，以确定ROUT上的数据是否有效。

5.4 预加重

DS90C241的预加重功能可以补偿长距离或有损传输介质的影响，通过在LVDS逻辑转换时增加额外电流，减少电缆负载效应，提高传输距离和信号质量。但预加重的程度需要根据具体应用进行调整，避免过度预加重带来的问题。

5.5 AC耦合和终端

支持AC耦合互连，通过插入外部AC耦合电容器实现。接收器有多种终端选项，如使用100 - Ω终端电阻、两个50 - Ω电阻和电压分压器网络等，以提高噪声耐受性。

六、应用与实现

6.1 应用信息

DS90C241/DS90C124串行器和解串器对可以在高达840 Mbps的速率下通过串行LVDS链路传输24位并行LVCMOS数据，适用于汽车中央信息显示、汽车仪表盘显示、汽车平视显示和基于远程摄像头的驾驶员辅助系统等多种应用场景。

6.2 典型应用

在典型应用中，LVDS输出使用100 - Ω终端和100 - nF耦合电容器，旁路电容器放置在电源引脚附近。通过系统的GPO控制发送器和接收器的电源控制引脚，选择合适的时钟边缘和预加重水平。

6.3 设计要求和详细设计过程

设计时需要注意使用AC耦合互连，合理布局电路板和堆叠结构，提供低噪声电源，分离高频率或高电平的输入输出，使用合适的旁路电容器，选择合适的传输介质并进行正确的终端匹配。同时，要考虑解串器的噪声容限、传输介质的特性和实时插入功能等因素。

七、布局建议

7.1 布局准则

电路板布局和堆叠应设计为为设备提供低噪声电源，分离高频率或高电平的输入输出，使用薄电介质提高电源系统性能，选择合适的旁路电容器并合理放置，使用至少四层板并将LVCMOS信号与LVDS线分开，对LVDS互连进行终端匹配。

7.2 布局示例

通过DS90C241和DS90C124的EVM布局示例，展示了输入LVCMOS走线、输出高速100 - Ω差分走线和电源去耦的布局方式，为实际设计提供了参考。

八、设备和文档支持

提供了相关文档和链接，包括如何验证BLVDS SER/DES信号完整性、Channel - Link PCB和互连设计指南等，方便工程师获取更多信息。同时，还介绍了如何接收文档更新通知和社区资源，为工程师提供了交流和解决问题的平台。

九、机械、封装和可订购信息

详细介绍了芯片的封装信息，包括TQFP封装的尺寸、引脚数量、环保计划、引脚镀层等，以及不同封装形式的可订购设备信息，为工程师选择合适的封装提供了依据。

DS90C241和DS90C124芯片组以其丰富的特性、可靠的性能和广泛的应用场景，为电子工程师在数据传输设计中提供了一个优秀的选择。在实际应用中，我们需要根据具体需求合理选择和使用这对芯片组，同时注意布局和设计细节，以确保系统的稳定性和可靠性。大家在使用这对芯片组的过程中遇到过哪些问题呢？欢迎在评论区分享交流。