沟槽栅IGBT翘曲控制：多晶硅沉积温度、金属膜层及沟槽结构优化

 

沟槽栅IGBT作为提升功率器件功率密度和性能的主流技术方向，随着芯片精细化程度的不断提高，制备过程中产生的晶圆翘曲问题日益突出，翘曲值在0°和90°方向均超过120 μm，严重影响光刻对准、注入工艺及等离子体工艺等关键制程的稳定性和工艺效果。

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本文系统分析了翘曲的产生原因，并从单项工艺制备条件、新型多晶硅/氧化层厚度的沟槽结构以及背面膜层的去除站点流程三个层面提出了优化方案。通过整合上述措施，成功将IGBT晶圆的翘曲从±120 μm降低至±50 μm以内，显著改善了流片过程中的异常情况，为沟槽栅IGBT制备中的翘曲控制提供了有效技术路径。

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工艺流程及翘曲表现

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沟槽栅IGBT的工艺流程及翘曲表现

沟槽栅IGBT的主要工艺流程包括：沟槽制备、栅极填充、接触形成和钝化层。具体制备流程为：先通过光刻和刻蚀在晶圆上制备宽约1.35 μm的沟槽；再用LPCVD沉积多晶硅（厚度分别为100、200、400、800 nm，其中>700 nm可填满沟槽）；然后沉积600 nm SiO₂填满沟槽；接着用CMP去除正面多余膜层；最后刻蚀去除背面的多晶硅和SiO₂。

不同工艺站点对翘曲的影响不同。初始氧化和沟槽刻蚀后，0°与90°方向翘曲无明显差异；但栅氧沉积后差异显著增大，原因是氧化层使沟槽方向的应力变化更突出。其中，多晶硅沉积和金属沉积是单道工艺中翘曲变化最大的环节。整个工艺流程中，晶圆翘曲绝对值已超过120 μm，急需优化。

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多晶硅沉积

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不同P质量分数的多晶硅膜层随沉积温度的应力表现

未掺杂多晶硅导电率低，常采用磷（P）掺杂。沉积温度影响应力性质：520~560 ℃时，多晶硅为无定形态，呈张应力；600 ℃时为结晶态，呈压应力。提高P质量分数可减小张应力，因为P抑制前驱体分解，使膜层更致密。因此，推荐采用600 ℃沉积温度或0.5% P掺杂的多晶硅作为栅极材料，以降低翘曲。

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金属沉积

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不同金属膜层随沉积温度的应力表现

常用AlCu作为互连金属，但低温AlCu应力较大。沉积温度从50 ℃升至250 ℃时，AlCu应力急剧下降；继续升至400 ℃时趋于稳定。因此建议采用高于250 ℃的沉积温度。但高温会引发铝硅互熔问题，可在AlCu靶中添加Si形成AlSiCu膜层，其应力特性与AlCu一致，既能改善翘曲又能抑制互熔。

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沟槽结构的优化

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不同厚度多晶硅/SiO₂沟槽结构形貌的SEM图

传统沟槽采用全多晶硅填充，翘曲由多晶硅应力主导。可引入具有压应力的SiO₂来平衡张应力。实验制备了多晶硅厚度分别为100、200、400 nm和全填充的沟槽结构。

不同厚度多晶硅/SiO₂沟槽结构的翘曲表现

结果显示：0°方向翘曲基本一致；90°方向翘曲随多晶硅厚度增加从-152.5 μm变化到103.6 μm。当多晶硅约400 nm、SiO₂约510 nm时，90°方向翘曲仅为16.5 μm，单项工艺引入的翘曲最小。在产品上应用相同结构，趋势一致。

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背面膜层组合的优化

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正面膜层结构和不同背面膜层组合结构的SEM图

IGBT工艺中许多炉管工艺会在正背面同时沉积膜层，正面图形化后去除多余膜层，正背面膜层分布差异会导致翘曲。通过选择背面最终保留的膜层结构，并控制去除站点，可实现整体翘曲调控。

不同背面膜层组合IGBT的翘曲表现

背面通常保留栅极SiO₂、多晶硅和终端膜层（SIPOS+SiNₓ）。通过背面刻蚀制备了多种组合，测得其翘曲值分别为：无保留（118.6 μm）、仅SiO₂（30.3 μm）、仅多晶硅（136.3 μm）、仅终端膜层（50.4 μm）、SiO₂+多晶硅（45.4 μm）、SiO₂+终端膜层（63.5 μm）、多晶硅+终端膜层（-43.6 μm）、三层全保留（-24.2 μm）。可见，通过选择不同背面膜层组合，可以调控产品翘曲。

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整体优化结果

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优化后IGBT工艺流程中各站点的翘曲表现

综合采用：多晶硅厚度400 nm、SiO₂厚度510 nm的沟槽结构；多晶硅沉积温度600 ℃；金属膜层选用350 ℃的AlSiCu；以及栅氧背面膜层去除方案。优化后，正负方向翘曲均控制在70 μm以内。此举减少了工艺传送报警，保证了晶圆在不同机台间的顺畅流转，同时解决了多晶硅工艺后的光刻对准失效问题。

本文通过分析影响IGBT翘曲的关键工艺，提出了三项优化措施：单工艺优化（600 ℃多晶硅或0.5% P掺杂、高温AlSiCu金属）、沟槽结构优化（400 nm多晶硅+510 nm SiO₂使单项翘曲最小）、背面膜层组合优化（通过刻蚀保留不同膜层调控翘曲）。综合应用后，重要工艺站点的翘曲被优化到±70 μm以内。该研究对半导体工艺翘曲控制、工艺稳定性和良率提升具有参考价值。

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