芯片良率为什么跟die size有关系

今天聊一下为啥die size 越大，良率相对就容易较低，以前只是感觉是这么回事，但好像没怎么深入探究一下，今天就来聊一下这个话题。

一、良率是什么？

最直白的定义：但"良率"这个词在不同阶段含义略有不同

我们通常说的"良率"，主要指的是 Die 良率——一张晶圆上，有多少比例的 Die 是好的。

二、为什么晶圆上有坏的 Die？

一张 300mm 晶圆，面积约 706 cm²，上面可能有数百到数千颗 Die，全部同时经历几百道制程工序。制造过程中，不可避免地会在晶圆表面引入随机缺陷（Random Defects）：

• 颗粒污染：空气中的尘埃、设备磨损产生的微粒落在晶圆表面，导致短路或断路
• 薄膜缺陷：金属层沉积不均，局部电阻异常
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• 光刻对准偏差：层间对准误差超标，导致接触孔错位
• 等离子体伤害：刻蚀或沉积时高能粒子轰击破坏栅氧层
• 掺杂剂量偏差：离子注入局部剂量波动导致阈值电压漂移

这些缺陷的发生是随机的——哪颗 Die 被影响，无法预测，只能靠严格的洁净间管理（Class 1 洁净间，每立方英尺 ≤ 1 个 > 0.1 μm 的颗粒）和工艺控制来降低缺陷密度。

 

三、缺陷密度与 Die 面积的关系——为什么大芯片良率低

这里有一个非常重要的统计规律，工业界用 Murphy 良率模型来描述：

简化来说，当缺陷密度 D0D0一定时，

Die 面积 AA 越大，良率 YY 越低。

直觉上也很好理解：Die 面积越大，被随机缺陷击中的概率越高。举个数字例子（假设缺陷密度D0=0.1缺陷/cm2）

 

好了，今天就简单聊到这里，欢迎留言讨论

 

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