低偏斜时钟生成芯片MC10EL34和MC100EL34的特性与应用分析

在电子设计领域，时钟信号的稳定性和准确性对于系统性能至关重要。今天我们要探讨的是安森美（onsemi）推出的MC10/100EL34芯片，这是一款专门为低偏斜时钟生成应用设计的芯片，在时钟信号处理方面有着出色的表现。

文件下载：MC10EL34-D.PDF

芯片概述

MC10/100EL34是一款低偏斜的÷2、÷4、÷8时钟生成芯片。其内部的分频器相互同步，能确保所有公共输出边沿精确对齐，这对于需要高精度时钟信号的应用来说非常关键。该芯片还具备一个内部生成的电压源VBB引脚，可用于单端输入条件下的开关参考电压，也可对交流耦合输入进行偏置。

主要特性

低输出偏斜

芯片的输出到输出偏斜仅为50 ps，这意味着不同输出信号之间的时间差异极小，能有效保证时钟信号的同步性，适用于对时钟同步要求极高的系统。

同步使能/禁用

公共使能（EN）是同步的，只有当内部时钟处于低电平时，内部分频器才会被启用或禁用。这样可以避免在异步控制时可能出现的内部时钟产生短脉冲的情况，从而防止内部分频器级之间失去同步。

主复位功能

主复位（MR）输入允许对内部分频器进行同步，还能同步系统中的多个EL34芯片。在启动时，内部触发器会处于随机状态，通过MR输入可以使系统达到同步状态。

宽工作电压范围

芯片支持PECL和NECL两种工作模式，具有较宽的工作电压范围。PECL模式下，VCC范围为4.2 V至5.7 V，VEE为0 V；NECL模式下，VCC为0 V，VEE范围为 -4.2 V至 -5.7 V。

环保特性

这些器件无铅、无卤素，符合RoHS标准，满足环保要求。

功能与引脚说明

功能表

CLK*	EN *	MR *	Function
Z	L	L	Divide
ZZ	H	L	Hold Q 0−3
X	X	H	Reset Q 0−3

注：引脚未连接时默认低电平，Z表示低到高的过渡，ZZ表示高到低的过渡。

引脚描述

Pin	Function
CLK, CLK	ECL Diff Clock Inputs
EN	ECL Sync Enable
MR	ECL Master Reset
Q0, Q0	ECL Diff ÷ 2 Outputs
Q1, Q1	ECL Diff ÷ 4 Outputs
Q2, Q2	ECL Diff ÷ 8 Outputs
V BB	Reference Voltage Output
V CC	Positive Supply
V EE	Negative Supply
NC	No Connect

电气特性

最大额定值

芯片的最大额定值规定了其安全工作的范围，如PECL模式下VCC最大为8 V，NECL模式下VEE最小为 -8 V等。超过这些额定值可能会损坏器件，影响其功能和可靠性。

直流特性

不同系列（10EL和100EL）在PECL和NECL模式下的直流特性有所不同，包括电源电流、输出高低电压、输入高低电压等参数。这些参数会随着温度和电压的变化而有所波动，在设计时需要根据具体的应用场景进行考虑。

交流特性

交流特性包括最大翻转频率、传播延迟、器件内部偏斜、周期抖动等参数。例如，最大翻转频率为1.1 GHz，这表明芯片能够处理高频时钟信号。

工作模式与时序关系

主复位与时钟的关系

存在两种不同的功能关系：

• 情况1：如果MR在时钟仍为高电平时被释放（H - L），输出将跟随第一个随后的时钟上升沿。
• 情况2：如果MR在时钟变为低电平后被释放（H - L），输出将跟随第二个随后的时钟上升沿。

使能信号的作用

EN信号在其断言后的CLK第一个下降沿会“冻结”内部分频器触发器，在冻结期间保持其状态。当EN被释放（低电平），并在CLK的下一个下降沿后，内部分频器触发器将“解冻”并继续以正确的相位关系进行状态计数。

应用注意事项

电源连接

所有VCC和VEE引脚必须外部连接到电源，以保证芯片的正常运行。

温度影响

器件需要在热平衡建立后才能满足规格要求，建议在测试插座或印刷电路板上安装时保持横向气流大于500 lfpm。

参考资料

文档中提供了多个应用笔记的参考，如AN1405/D - ECL时钟分配技术、AN1406/D - 用PECL设计等，在实际应用中可以参考这些资料进行更深入的设计。

MC10EL34和MC100EL34芯片凭借其低偏斜、同步使能、主复位等特性，为低偏斜时钟生成应用提供了可靠的解决方案。在实际设计中，电子工程师需要根据具体的应用需求，合理选择工作模式和参数，确保芯片的性能得到充分发挥。大家在使用这款芯片的过程中遇到过哪些问题呢？欢迎在评论区分享交流。