FIN1215/FIN1216/FIN1217/FIN1218：LVDS 21位串行器/解串器的技术解析

在电子设计领域，数据传输的高效性和稳定性一直是工程师们关注的重点。LVDS（低电压差分信号）技术凭借其低功耗、高速率和抗干扰能力强等优点，在很多领域得到了广泛应用。今天，我们就来深入探讨一下Fairchild Semiconductor的FIN1215、FIN1216、FIN1217和FIN1218这几款LVDS 21位串行器/解串器芯片。

文件下载：FIN1217-D.pdf

芯片概述

芯片特点

这几款芯片具有众多出色的特性。首先，它们功耗低，支持20MHz到85MHz的移位时钟，接收器时钟输出的占空比为50%，共模范围为±1V，窄总线设计（~1.2V）有效减少了电缆尺寸和成本。同时，芯片的吞吐量高，达到1.785Gbps，每个通道最高可达595Mbps。

内部集成PLL，无需外部组件，并且符合TIA/EIA - 644规范，采用48引脚TSSOP封装。这些特点使得它们能够有效解决宽高速TTL接口带来的EMI和电缆尺寸问题。

功能描述

FIN1217和FIN1215负责将21位宽的并行LVTTL数据转换为三个串行LVDS数据流，同时通过单独的LVDS链路并行传输锁相的发送时钟。每一个发送时钟周期，会对21位输入LVTTL数据进行采样并发送。而FIN1216和FIN1218则接收这三个串行LVDS数据流，并将其转换回21位的LVTTL数据。

应用场景

结合芯片特点，我们不难推测出它们在很多场景都有用武之地。比如在显示设备中，能够高效地将并行数据转换为串行数据进行传输，减少电缆数量和尺寸，提高显示质量；在工业自动化领域，可用于高速数据采集和传输系统，确保数据的稳定和快速传输。大家在实际设计中，有没有遇到过类似的应用场景呢？

产品订购信息

部件编号	工作温度范围	环保状态	封装	包装方式
FIN1215MTDX	-40 到 + 85°C		48 引脚薄收缩小外形封装 (TSSOP)	卷带包装
FIN1216MTDX			48 引脚薄收缩小外形封装 (TSSOP)	卷带包装
FIN1217MTDX	RoHS		48 引脚薄收缩小外形封装 (TSSOP)	卷带包装
FIN1218MTDX (预发布)			48 引脚薄收缩小外形封装 (TSSOP)	卷带包装

需要注意的是，由于Fairchild Semiconductor被ON Semiconductor整合，部分Fairchild可订购的部件编号需要更改以满足ON Semiconductor的系统要求。原Fairchild部件编号中的下划线 (_) 将改为破折号 (-)，大家可以通过ON Semiconductor网站核实更新后的设备编号。

引脚配置与定义

发送器引脚

发送器（FIN1217 / FIN1215）的引脚配置和定义如下：	引脚名称	I/O 类型	引脚数量	信号描述
TxIn	I	21	LVTTL 电平输入
TxCKLIn	I	1	LVTTL 电平时钟输入，上升沿用于数据选通
TxOut+	O	3	正 LVDS 差分数据输出
TxOut -	O	3	负 LVDS 差分数据输出
TxCLKOut+	O	1	正 LVDS 差分时钟输出
TxCLKOut -	O	1	负 LVDS 差分时钟输出
/PwrDn	I	1	LVTTL 电平电源关断输入，低电平使输出处于高阻态
PLL VCC	I	1	LVDS 输出的电源引脚
PLL GND	I	2	PLL 的接地引脚
LVDS VCC	I	1	LVDS 输出的电源引脚
LVDS GND	I	3	LVDS 输出的接地引脚
VCC	I	4	LVTTL 输入的电源引脚
GND	I	5	LVTTL 输入的接地引脚
NC			不连接

接收器引脚

接收器（FIN1216 / FIN1218）的引脚配置和定义如下：	引脚名称	I/O 类型	引脚数量	信号描述
RxIn -	I	3	负 LVDS 差分数据输入
RxIn+	I	3	正 LVDS 差分数据输入
RxCLKIn -	I	1	负 LVDS 差分时钟输入
RxCLKIn+	I	1	正 LVDS 差分时钟输入
RxOut -	O	21	LVTTL 电平数据输出，/PwrDn 为低电平时输出为高
RxCLKOut	O	1	LVTTL 电平时钟输出
/PwrDn	I	1	LVTTL 电平输入，参考发送器和接收器的上电和关电操作真值表
PLL VCC	I	1	PLL 的电源引脚
PLL GND	I	2	PLL 的接地引脚
LVDS VCC	I	1	LVDS 输入的电源引脚
LVDS GND	I	3	LVDS 输入的接地引脚
VCC	I	4	LVTTL 输出的电源引脚
GND	I	5	LVTTL 输出的接地引脚
NC			不连接

在实际设计中，正确理解和使用这些引脚是确保芯片正常工作的关键。大家在进行引脚连接时，有没有遇到过什么问题呢？

真值表

发送器真值表

输入			输出
TxIn	TxCLKIn	PwrDn (1)	TxOut±	TxCLKOut±
有效	有效	高	低 / 高	低 / 高
有效	低 / 高 高阻态	高	低 / 高	不关心 (2)
浮空	有效	高	低	低 / 高
浮空	浮空	高	低	不关心 (2)
不关心	不关心	低	高阻态	高阻态

接收器真值表

输入			输出
RxIn±	RxCLKIn±	/PwrDn (3)	RxOut	RxCLKOut
有效	有效	高	低 / 高	低 / 高
有效	故障安全状态 (4)	高	最后有效状态	高
故障安全状态 (4)	有效	高	高	低 / 高
故障安全状态 (4)	故障安全状态 (4)	高	最后有效状态 (5)	高
不关心	不关心	低	低	高

需要注意的是，发送器或接收器的输出在(V_{CC})达到2V之前保持高阻态。同时，故障安全状态定义为输入被端接、未驱动、短路或开路等情况。大家在分析芯片的工作状态时，真值表是非常重要的参考依据。

电气特性

绝对最大额定值

符号	参数	最小值	最大值	单位
(V_{CC})	电源电压	-0.3	+4.6	V
(V_{TTL})	TTL/CMOS 输入/输出电压	-0.5	+4.6	V
(V_{LVDS})	LVDS 输入/输出电压	-0.3	+4.6	V
(I_{OSD})	LVDS 输出短路电流		连续
(T_{STG})	存储温度范围	-65	+150	°C
(T_{J})	最大结温，焊接 4 秒		+150	°C
(T_{L})	引脚温度		+260	°C
(ESD)	人体模型，JESD22 - A114 (1.5kΩ, 100pF)	LVDS I/O 到地		10.0	kV
	所有引脚 (FIN1215, FIN1217)		6.5
	机器模型，JESD22 - A115, 0Ω, 200pF	FIN1215, FIN1217 仅		>400	V

超过这些绝对最大额定值可能会损坏设备，在设计时一定要避免。

推荐工作条件

符号	参数	最小值	最大值	单位
(V_{CC})	电源电压	3.0	3.6	V
(T_{A})	工作温度	-40	+85	°C
(V_{CCNPP})	最大电源噪声电压(6)		100	mVPP

在推荐工作条件下，芯片能够实现最佳性能。大家在实际应用中，是否严格按照这些条件来设计电路呢？

发送器电气特性

DC 电气特性

发送器的 LVTTL 输入和 LVDS 输出等特性都有详细的参数规定。例如，LVTTL 输入高电压 (V{IH}) 最小为 2.0V，最大为 (V{CC})；LVDS 输出差分电压 (V{OD}) 在 (R{L}=100Ω) 时，最小为 250mV，最大为 450mV 等。

AC 电气特性

包括发送时钟周期、时钟高低时间、信号转换时间等参数。如发送时钟周期 (t_{TCP}) 最小为 11.76ns，最大为 50.00ns 等。

接收器电气特性

DC 电气特性

LVTTL/CMOS 输入输出电压、LVDS 输入特性以及接收器电源电流等都有明确的参数。例如，LVTTL 输入高电压 (V{IH}) 最小为 2.0V，最大为 (V{CC})；接收器电源电流在不同频率下有不同的值。

AC 电气特性

涉及接收器时钟输出的高低时间、输出有效时间、信号转换时间等参数。如接收器时钟输出 (RxCLKOut) 的周期在不同频率下有不同的范围。

测试电路与波形

文档中还给出了各种测试电路和波形图，如差分 LVDS 输出 DC 测试电路、差分接收器电压定义及传播延迟和转换时间测试电路等。这些测试电路和波形图对于验证芯片的性能和调试电路非常有帮助。大家在进行芯片测试时，有没有参考这些测试电路和波形图呢？

总结

FIN1215、FIN1216、FIN1217和FIN1218这几款LVDS 21位串行器/解串器芯片具有低功耗、高速率、抗干扰等优点，适用于多种数据传输场景。在设计时，我们需要仔细考虑芯片的引脚配置、真值表、电气特性等因素，确保芯片能够在合适的条件下正常工作。同时，参考文档中的测试电路和波形图，可以帮助我们更好地验证和调试电路。希望这篇文章对大家在使用这些芯片进行电子设计时有所帮助。大家在使用这些芯片的过程中，还有什么其他的经验或问题，欢迎在评论区分享和交流。