BLVDS16EVK评估板：DS92LV16 SERDES接口设备的实用指南

在电子设计领域，评估板是验证和测试新设备性能的重要工具。今天，我们就来深入了解一下National Semiconductor的BLVDS16EVK评估板，它主要用于演示DS92LV16 BLVDS串行器/解串器（SERDES）接口设备。

文件下载：BLVDS16EVK.pdf

一、评估板简介

1.1 功能验证

该评估板主要验证以下几个方面：

• 串行器模块：将16位并行总线数据序列化为带有嵌入式时钟的串行流。
• 解串器模块：将串行数据流反序列化为带有相关时钟的16位并行总线数据。
• BLVDS驱动器：通过短Z-pack电缆的线路驱动能力。

1.2 工作原理

串行器接收来自数据源的最多十六个3V LVTTL/LVCMOS数据信号以及时钟信号（TCLK），然后将并行信号转换为单个串行化的BLVDS数据流。解串器则恢复BLVDS串行数据流，并将其转换回并行的3V LVTTL/LVCMOS数据和时钟输出信号。需要注意的是，DS92LV16的串行器模块和解串器模块可以相互独立工作，并且该设备还包含几种测试模式。

二、套件内容与特性

2.1 套件内容

• 一块演示板（BLVDS16PCB）
• 一根1米长的AMP 2mm Hard Metric Z-pack电缆
• BLVDS16EVK用户手册
• DS92LV16数据手册

2.2 评估板特性

• 核心器件：采用National Semiconductor的BLVDS DS92LV16串行器/解串器。
• 时钟源：可选板载50MHz振荡器时钟源。
• 状态指示：板载LED用于LOCK*指示灯。
• 配置引脚：提供用于电源控制、SYNC模式选择、线路和本地环回测试模式启用以及输出禁用控制的配置引脚。

三、评估板概述

3.1 端口设置

BLVDS16EVK SERDES演示板具有独立的16位并行输入和输出端口。J1和J2构成输入引脚，包含接地的50Ω终端；J3和J4构成输出引脚；J5提供对所有控制输入信号引脚和LOCK*引脚的访问。需要注意的是，J1 - J5的奇数引脚接地。

3.2 信号功能与引脚对应关系

具体的信号功能与连接器/引脚编号的对应关系如下表所示：	Signal Function	Connector	Pin number	Type
DIN0	J1	2	Data Input
DIN1	J1	4	Data Input
…	…	…	…
ROUT15	J4	12	Data Output
RCLK	J4	14	Deserializer Clock Output
…	…	…	…

四、功能模块详解

4.1 串行器模块

• 数据输入：接收最多十六个LVTTL/LVCMOS（3V）数据信号和时钟信号（TCLK），并将其序列化为BLVDS数据流。在80MHz的TCLK频率下，线路速率为1.44 Gbps，有效负载数据速率为1.28 Gbps。
• 引脚说明：DIN0 - DIN9为J1的2, 4, 6, 8, 10, 12, 14, 16, 18, 20引脚；DIN10 - DIN15为J2的2, 4, 6, 8, 10, 12引脚；TCLK为J2的14引脚。部分测试设备可能需要在这些引脚使用50Ω终端，板上已包含相应的终端电阻。
• 控制信号：TPWDN*、DEN和SYNC等引脚用于控制串行器的电源、输出和同步功能。

4.2 解串器模块

• 数据恢复：将BLVDS数据流恢复为LVTTL/LVCMOS并行数据和时钟。在同步过程中，解串器的PLL使用参考时钟（REFCLK）作为频率参考来锁定传入的BLVDS数据流。
• 引脚说明：ROUT0 - ROUT9为J3的2, 4, 6, 8, 10, 12, 14, 16, 18, 20引脚；ROUT10 - ROUT15为J4的2, 4, 6, 8, 10, 12引脚；RCLK为J4的14引脚。若直接连接到示波器的50Ω输入，可能需要安装450Ω串联电阻。
• 参考时钟：REFCLK输入用于解串器PLL的频率参考，用户可以选择板载50MHz振荡器或外部时钟源。
• 控制信号：RPWDN、REN和LOCK等引脚用于控制解串器的电源、输出和锁定状态指示。

五、电源连接与测试选项

5.1 电源连接

电源和接地必须通过电源端子J18和J19连接。J18接地，J19应施加3.3V +/-4.5%的电压。

5.2 测试选项

DS92LV16包含两种测试模式：本地环回模式（LOCAL Loopback mode）和线路环回模式（LINE Loopback mode）。LOCAL_LE和LINE_LE引脚分别用于控制这两种测试模式。

六、评估板设置与测试

6.1 快速检查

• 给电源端子J19施加3.3V +/-4.5%的电压，给J18接地。
• 将AMP 2mm Z-pack电缆的一端连接到板上2mm Hard Metric Header（P1B）的第一行，另一端连接到同一板上P1B的第二行。
• 将板上的TPWDN（J6）、RPWDN（J7）、DEN（J8）、REN（J9）、CONFIG1（J10）、CONFIG2（J11）、SYNC（J12）和LOCK* LED CONTROL（J14）等引脚拉高。
• 从时钟源向TCLK（J2的14引脚）施加50MHz、LVTTL/LVCMOS（3V）的时钟信号。
• 将REFCLK CONTROL（J15）连接到OSC，并确保跳线J63打开。
• 监测LOCK* INDICATOR LED（D1）的状态。如果LED不亮，则说明评估板功能正常，串行器和解串器已同步。

6.2 外部环回数据传输设置

• 同样进行电源连接。
• 连接Z-pack电缆。
• 闭合TPWDN（J6）、RPWDN（J7）、DEN（J8）、REN（J9）、CONFIG1（J12）、CONFIG2（J13）和LOCK* LED CONTROL（J14）等引脚。
• 向TCLK（J2的14引脚）施加LVTTL/LVCMOS（3V）的时钟信号，信号频率应在25 - 80 MHz之间。
• 向板上的两个DIN信号连接器（J1, J2）施加LVTTL/LVCMOS（3V）的数据信号。
• 将REFCLK CONTROL（J15）连接到SMA。
• 通过SMA连接器（J17）向REFCLK引脚施加LVTTL/LVCMOS（3V）的时钟信号，其频率必须在TCLK信号频率的+/-5%范围内。
• 此时，输入的数据将被序列化、传输、反序列化并重新驱动到解串器输出（ROUT [0:15]）。用户还可以通过探测板上的LVDS信号探测点来监测LVDS信号的完整性。

七、测试设备与终端设置

7.1 测试设备

• 信号生成：可使用TEK HFS9009模式发生器、TEK DG2020发生器或TEK MB100 BERT误码率测试仪等设备来生成输入信号和时钟信号。
• 信号监测：可使用TEK MB100 BERT解串器或任何具有50Ω输入的示波器来监测输出信号。

7.2 终端设置

• 并行输出：为了与50Ω示波器探头兼容，可在输出信号上添加450Ω串联电阻。板上的输出串联电阻焊盘出厂时带有短路走线，使用时需要在安装电阻前切断走线。
• 并行输入：板上已包含连接到地的50Ω终端电阻。
• 差分信号：差分信号连接可在2mm Hard-Metric Header（P1B）上找到。解串器输入处提供了100Ω终端电阻（R39），串行器输出处提供了可选的未填充电阻焊盘（R40）。

八、总结

BLVDS16EVK评估板为工程师提供了一个方便的平台来测试和验证DS92LV16 BLVDS SERDES接口设备的性能。通过本文的介绍，相信大家对该评估板的功能、设置和测试方法有了更深入的了解。在实际应用中，大家可以根据具体需求进行灵活配置和测试。你在使用类似评估板的过程中遇到过哪些问题呢？欢迎在评论区分享。