FPGA－PCB协同设计模块

如今，FPGA 功能强大且管脚数目极大，可为工程师提供大量机会来提升特性和功能，同时还能降低产品成本。随着复杂度增加，将这些器件集成到印刷电路板也成为了一项严峻的挑战。数百个逻辑信号需映射到器件的物理管脚输出，同时还需保持设计的电气完整性。FPGA 复杂度增加也需要高级合成技术，如此才能更快达到时序收敛，最大程度地减少设计变更的影响以及解决特定应用要求。

通过使用可选的 FPGA-PCB 优化技术，即将 HDL 合成和先进的 FPGA-PCB I/O 优化添加到 PADS Professional 中，便可应对这些挑战。HDL 设计环境和 PCB 上物理实施之间的这一接口大大缩短了产品的上市时间，降低了制造成本。

直观的逻辑合成环境包括先进的优化技术、屡获殊荣的时序分析和先进的推论技术，适用于与供应商无关的设计中，可加快产品上市时间、消除设计缺陷以及提供极佳的结果质量 (QoR)。

在与供应商无关的环境中使用高级合成技术，针对每种 FPGA 器件实现特定的架构优化。

支持所有器件
除支持四大 FPGA 供应商的 FPGA 器件外，PADS FPGA-PCB 协同设计模块还全面支持 Altera Quartus II、Lattice Diamond 和 ispLEVER、Microsemi Libero 和Designer 以及 Xilinx ISE 和 Vivado 等 FPGA 供应商工具。

简化约束流程
为适应当今高度复杂的 FPGA 设计流程，需要支持各种约束源，包括 HDL 代码、SDC 文件和工具中的全局约束集等特定约束源。请务必指定时钟频率、输入／输出延迟和时序异常（如：合成中的多循环和伪路径）等共同时序约束，以此确保从合成中获取最佳结果。

门控时钟转换
ASIC 设计人员通常使用门控时钟进行功率管理和其他操作。但映射到 FPGA 时，这些门控时钟会导致较大的时钟偏移、创建假信号以及阻碍时序分析。门控时钟使用FPGA 中适当的启用信号自动进行转换。

DSP 和 RAM 推论优化
当今的高级 FPGA 器件除常规逻辑模块外还包含 DSP 和 RAM嵌入式模块。这样一来，合成工具可了解各种 RTL 编码样式，将其映射到适当的 DSP或 RAM 模块，从而充分利用资源并获得最佳性能。PADS Professional FPGA-PCB 协同设计模块具有先进的推论和优化功能，可以最大限度地利用嵌入式资源，从而提高面积利用率和频率。

Verilog、SystemVerilog 和 VHDL 支持
通过使用 Verilog、SystemVerilog 和 VHDL/VHDL-2008等业内领先语言支持，设计人员可采用这些格式的任意组合创建和合成 RTL 设计，从而获得最佳结果。