pn结隔离双极型集成电路芯片工艺的基本步骤

图6.3为p+n结隔离的双极型集成芯片结构剖面示意图，显示一个晶体管与一个电阻。在晶体管之间，以及晶体管与其他元件之间，都有高浓度硼掺杂形成的p＋隔离槽，而且p+隔离槽穿过n型外延层，与p型衬底相通。也就是说，在这种双极型集成电路中，npn 晶体管或其他器件都被p型掺杂区所包围。在集成电路工作状态，P+隔离区处于最低电位，该区域与晶体管集电区形成的pn 结，处于反向电压偏置，从而使相邻器件实现相互电隔离。这种pn结隔离工艺简单，宜于实现，电隔离效果好，在数字与模拟集成电路制造中有广泛应用。但这种隔离方法存在两个突出缺点：一是占用面积大，在隔离槽与晶体管的基区、集电极接触区域之间都必须留有足够大距离，以防耗尽区穿通等弊端；二是寄生电容大，遍布各个晶体管周围的p+n结存在较大寄生电容。这些缺点既影响器件集成密度，也影响电路传输速度。
 

硅双极型集成电路制造工艺步骤，由薄层外延生长、热氧化、光刻、扩散或离子注入掺杂、金属薄膜淀积与刻蚀等基本工艺构成。以 npn 晶体管为主要器件的双极型集成电路，总是应用p型硅片衬底，其上用外延工艺生长适当厚度及掺杂浓度的n 型外延层，晶体管完全通过掺杂工程制作在外延层内。由图6.3可见，pn 结隔离双极型集成芯片，由6种不同导电类型及浓度的掺杂区构成，自下而上分别为p-衬底、n+埋层、n-外延层、p+隔离区、P基区和n+发射区。除了p-Si衬底选择和n-外延层生长，其余4种定域掺杂工艺，逐层与4次氧化/光刻工艺紧密结合，依次完成集电区埋层（外延前）、隔离区、基区与发射区界定及掺杂。早期掺杂工艺皆以扩散方法实现，后来逐渐应用离子注入与热退火相结合完成。每次光刻之前，硅片表面都要通过热氧化工艺生长适当厚度的SiO2层。而热氧化有时与前一次掺杂扩散工艺相结合同时完成。例如，形成基区的硼扩散工艺在氧化气氛下进行，就可在表面生长氧化层，用于紧接着的发射区光刻和掺杂掩蔽。在高浓度 n+发射区掺杂的同时，也形成集电极接触区。

晶体管各个掺杂区形成后，经氧化与光刻工艺，开出各个区域的接触孔，然后淀积铝膜、光刻互连线，最后经过合金退火，完成芯片制造。因此，对于最简单的单层铝金属互连双极型集成电路，制造工艺主要过程可以归纳为由1次外延、5次氧化、6次光刻、4次扩散和铝互连薄膜淀积工艺组成。