National Semiconductor Channel Link 系列芯片设计指南

在电子设计领域，数据传输的高效性和稳定性至关重要。National Semiconductor 的 DS90CR2xx 和 DS90CR4xx Channel Link 系列串行器/解串器（SerDes）为我们提供了一种优秀的解决方案。本文将深入探讨这些芯片的特点、操作原理、设计指南以及相关应用，帮助电子工程师更好地使用这些芯片。

文件下载：CLINK3V28BT-85.pdf

一、Channel Link 简介

1.1 芯片优势

National Semiconductor 的 Channel Link SerDes 是市场上最易用的 SerDes 之一。与大多数 SerDes 不同，它可以对宽总线进行串行化，无需同步训练字符或模式，并且接收器端无需时钟源。此外，它每千兆位成本最低，是行业中功耗最低的 SerDes 芯片组之一。

1.2 工作模式

Channel Link SerDes 通常用作“虚拟带状电缆”，对宽的“数据 + 地址 + 控制”并行总线（如 PCI、UTOPIA、处理器总线和控制总线等）进行串行化。采用并行时钟 SerDes 架构，使用一组 7 对 1 的多路复用器，分别对总线的各个部分进行串行化。串行数据流与额外的时钟信号对并行传输到接收器，接收器使用该时钟信号对数据进行锁存和恢复。这种多通道复用器与并行帧时钟的方法允许 Channel Link 自动对高达 48 位的非常宽的并行总线进行串行化，无需外部系统干预或对齐程序。

1.3 产品优势

与非串行化相比，Channel Link SerDes 具有诸多优势，如减少电线数量（特别是地线）、降低功耗、延长电缆驱动能力、降低噪声/电磁干扰（EMI）以及降低电缆/连接器成本。它不受限于使用一个串行对，可以任意加宽，还避免了与超高速串行数据速率相关的设计问题。Channel Link 提供了出色的性价比，通常是通过数米电缆传输传统宽并行总线的唯一实用方法。该系列芯片组有 21 位、28 位和 48 位并行总线宽度可供选择。

二、产品选择指南

2.1 产品特性

• 宽总线宽度：提供 21 位、28 位和 48 位总线宽度。
• 高数据有效载荷：原始数据有效载荷高达 6.38 Gbps。
• 自动接收器锁定：无需训练模式或字符，即插即用。
• 无需外部编码或帧处理：简化设计。
• 低功耗：降低系统能耗。
• 宽工作频率：放宽发送时钟要求，接收器无需外部时钟源。
• 低成本：每千兆位成本最低。
• 易于使用：可用于电缆和 FR - 4 背板。
• 宽温度范围：适用于不同环境。
• 电源兼容性：3.3V 和 5V 芯片组可互操作。
• 标准封装：采用标准 TSSOP 和 TQFP 封装。

2.2 48 位芯片组选择

根据时钟频率选择合适的 48 位芯片组：	时钟频率	推荐芯片组
< 66 MHz	DS90CR483/484
66 - 112 MHz	DS90CR481/482、DS90CR481/486（对于 ≥ 66 MHz 的长电缆，推荐使用 DS90CR481/486 组合）、DS90CR485/6
> 112 MHz	DS90CR485/486

2.3 具体产品参数

部分编号	复用比	功能	总线速度 (MHz)	吞吐量 (Gbps)	电源电压	温度	封装	评估套件
21 位
DS90CR213MTD	21:3	发送器	20 - 66	1.38	5	-10 至 +70°C	TSSOP - 48	见注 1
DS90CR214MTD	21:3	接收器	20 - 66	1.38	5	-10 至 +70°C	TSSOP - 48	见注 1
DS90CR215MTD	21:3	发送器	20 - 66	1.38	3.3	-40 至 +85°C	TSSOP - 48	见注 1
DS90CR216AMTD	21:3	接收器	20 - 66	1.38	3.3	-40 至 +85°C	TSSOP - 48	见注 1
DS90CR217MTD	21:3	发送器	20 - 85	1.78	3.3	-10 至 +70°C	TSSOP - 48	见注 1
DS90CR218AMTD	21:3	接收器	20 - 85	1.78	3.3	-10 至 +70°C	TSSOP - 48	见注 1
28 位
DS90CR283MTD	28:4	发送器	20 - 66	1.84	5	-10 至 +70°C	TSSOP - 56	见注 1
DS90CR284MTD	28:4	接收器	20 - 66	1.84	5	-10 至 +70°C	TSSOP - 56	见注 1
DS90CR285MTD	28:4	发送器	20 - 66	1.84	3.3	-40 至 +85°C	TSSOP - 56	见注 1
DS90CR286AMTD	28:4	接收器	20 - 66	1.84	3.3	-40 至 +85°C	TSSOP - 56	见注 1
DS90CR287MTD	28:4	发送器	20 - 85	2.38	3.3	-10 至 +70°C	TSSOP - 56	CLINK3V28BT - 85
DS90CR288AMTD	28:4	接收器	20 - 85	2.38	3.3	-10 至 +70°C	TSSOP - 56	CLINK3V28BT - 85
48 位
DS90CR481VJD	48:8	发送器	65 - 112	5.37	3.3	-10 至 +70°C	TQFP - 100	CLINK3V48BT - 112
DS90CR482VS2	48:8	接收器	65 - 112	5.37	3.3	-10 至 +70°C	TQFP - 100	CLINK3V48BT - 112
DS90CR483VJD	48:8	发送器	33 - 112	5.37	3.3	-10 至 +70°C	TQFP - 100	CLINK3V48BT - 112
DS90CR484VJD	48:8	接收器	33 - 112	5.37	3.3	-10 至 +70°C	TQFP - 100	CLINK3V48BT - 112
DS90CR485VS2	48:8	发送器	66 - 133	6.38	2.5/3.3	-10 至 +70°C	TQFP - 100	CLINK3V48BT - 133
DS90CR486VS2	48:8	接收器	66 - 133	6.38	3.3	-10 至 +70°C	TQFP - 100	CLINK3V48BT - 133

注 1：使用 85 MHz 28 位评估套件进行概念验证。如有必要，该评估套件可进行修改以接受非 85 MHz、非 28 位设备。 注 2：National 最近为新产品采用了 2 字母封装代码后缀。因此，新的 VS 代码与旧的 VJD 代码指的是相同的 TQFP - 100 封装。

三、设计指南

3.1 一般信息

Channel Link SerDes 设计用于点对点电缆和 FR - 4 背板应用。虽然可以实现多点操作，但不建议在 40 MHz 以上使用。

3.2 PCB 设计建议

• 层数：至少使用 4 层 PCB 板（LVDS 信号层、接地层、电源层和 TTL 信号层）。
• 信号对间偏差：最小化 LVDS 时钟和数据对之间的偏差。
• 电源旁路：使用适当的电源旁路，使 PLLV 噪声峰峰值小于 100 mV。
• 阻抗控制：建议使用 100 欧姆的受控阻抗差分走线。可使用边缘耦合微带线、边缘耦合带状线或宽边耦合带状线差分走线。这些走线应紧密耦合，以确保耦合噪声表现为共模（接收器可抑制），并减少电磁辐射。
• 信号处理：将整个 LVDS 时钟 + 数据总线视为一个信号，避免影响信号对内部平衡的因素，最小化信号对内部偏差，保持平衡。
• 未使用引脚处理：将未使用的 TTL 输入引脚拉高或拉低，未使用的 LVDS 解串器输入引脚保持开路（浮空），内部故障保护电路会将输入拉至有效状态。
• 终端电阻：LVDS 信号需要终端电阻，电阻值应与传输线的差分阻抗匹配。对于点对点应用，典型值为 100 欧姆。终端电阻宁可大一些，也不要太小。
• 信号隔离：将 TTL/CMOS 信号与 LVDS 信号隔离，至少保持“3s”或“2w”的距离（取较大值），以防止它们耦合到 LVDS 线上。

3.3 电缆和连接器

3.3.1 电缆选择

Channel Link SerDes 可用于各种平衡的 100 欧姆差分电缆，具体取决于距离和信号质量要求。一般推荐使用双轴电缆或屏蔽双绞线电缆。选择电缆组件时，低信号对间偏差是最重要的参数。常见的电缆包括 SCSI 型电缆和连接器、LVDS 型电缆组件（如 3M™ MDR 和 Amphenol SKEWCLEAR® 系统），也可使用其他高性能屏蔽多对电缆（如 Infiniband/CX4 组件）。对于非常短的距离（< 0.3 m），可使用柔性电路（遵循正确的 PCB 布局）或非平衡带状电缆，在 LVDS 对之间使用接地导体，避免使用端部导体作为 LVDS 信号。电缆中至少应使用一个接地导体，为共模电流提供已知的低阻抗返回路径。在点对点应用中，需要在接收器输入附近放置一个终端电阻 RL，电阻值应与电缆的差分阻抗匹配。

3.3.2 连接器选择

通常使用 SCSI 型连接器（如 3M MDR 和 CHAMP 连接器）。具有差分导体的连接器性能最高，但在低速或短距离应用中并非必需。对于单端连接器，应将 LVDS 引脚与其他信号（特别是 TTL/CMOS/LVTTL/LVCMOS 信号）保持距离。在多行背板连接器中，一对信号的“+”和“-”信号应路由在同一行，以帮助最小化信号对内部偏差。

3.4 电源和接地

3.4.1 一般电源/接地建议

可靠的互连系统建立在坚实的电源/接地系统基础上。设计电路板布局和堆叠，为设备提供无噪声的电源。良好的布局实践应分离高频和高电平输入输出，以最小化不必要的杂散噪声拾取、反馈和干扰。使用薄电介质（4 至 10 密耳）用于电源/接地夹层可大大提高电源系统性能，增加 PCB 电源系统的固有电容，改善电源滤波（特别是在高频下），使外部旁路电容器的价值和放置不那么关键。外部旁路电容器应包括 RF 陶瓷和钽电解类型，RF 电容器范围为 0.001 µF 至 0.1 µF，钽电容器范围为 2.2 µF 至 10 µF，钽电容器的额定电压应至少为使用的电源电压的 3 倍（优选 5 倍）。建议在每个电源/接地引脚以及所有 RF 旁路电容器端子使用两个过孔，双过孔可将互连电感降低一半，从而扩展旁路组件的有效范围。将 RF 电容器尽可能靠近电源引脚放置，并使用宽的低阻抗走线，推荐使用表面贴装电容器以降低寄生效应。当每个电源引脚使用多个电容器时，将最小的值最靠近电源引脚放置。在电源入口点建议使用一个大容量电容器，通常范围为 50 µF 至 100 µF，以平滑低频噪声。

3.4.2 Channel Link 电源建议

• PLL 电源：PLL VCC 引脚为 PLL 电路供电。PLL 需要干净的电源（峰峰值噪声小于 100 mV），以最小化抖动并获得最佳链路余量。200 kHz 至 3 MHz 频率范围内的 PLL VCC 噪声会增加抖动并降低噪声余量。某些电源可能在此范围内有开关频率或高谐波含量，如有必要，可能需要对该噪声频谱进行滤波。使用 CRC 或 CLC 派滤波器可实现最佳的陷波滤波器响应，为每个 PLL 推荐使用单独的派滤波器，以最小化由于串联电阻导致的电压降。不需要为每个 PLL VCC 引脚设置单独的电路板电源平面。
• LVDS 电源：LVDS VCC 引脚为 LVDS 电路供电。由于 Channel Link 的特性，这些引脚不会吸取大电流，通常 0.1 µF 电容器就足够了。如有空间，可使用 0.01 µF 电容器与 0.1 µF 电容器并联，以进行额外的高频滤波。将 LVDS 接地连接到电缆接地，为任何共模（偶数）电流提供返回路径。大部分 LVDS 电流为奇模电流，在信号对内部返回，但由于耦合噪声可能会有少量奇模电流，电缆接地应通过低阻抗路径返回 LVDS 接地引脚。
• 数字电源：数字 VCC 引脚为设备的数字部分以及接收器 TTL 输出驱动器供电。接收器数字 VCC 比发送器数字 VCC 更关键，因为它必须在多个输出切换条件下为接收器输出供电。接收器数字 VCC 的旁路电容可按以下公式估算：总数字旁路电容 =（TTL 接收器输出数量/数字 VCC 引脚数量）×（最大短路电流×输出上升时间）÷（最大允许 VCC 压降，通常为 50 mV）

3.5 输入和输出

3.5.1 LVDS 终端

LVDS 信号需要终端电阻，选择终端电阻值 RL 以匹配传输线的负载差分阻抗。在点对点应用中，终端值通常为 100 欧姆。将终端电阻尽可能靠近接收器输入或传输线末端放置。

3.5.2 输入过冲和下冲

过度的过冲和下冲会将噪声注入电源和 PLL，降低链路余量。降低 FPGA 输出驱动，确保过冲和下冲最小化，且在电源/接地上下小于 300 mV。如有必要，对 LVTTL 线进行终端处理。

3.5.3 发送器输入时钟抖动（TxCLKIN）

对于 Channel Link SerDes，周期到周期的抖动比长期抖动更关键。虽然 Channel Link SerDes 采用了抖动滤波器，并且在周期到周期输入时钟脉冲高达 ± 300 ps 的情况下进行了特性测试，但应最小化周期到周期输入时钟抖动，以使串行器 LVDS 时钟周期到周期抖动小于 100 ps。

3.5.4 扩频时钟

Channel Link SerDes 可使用扩频时钟