高速串行链路中差分对的信号完整性考虑

高速串联链路中的差分对需要严格控制阻抗、偏斜和耦合，以限制反射、模态转换和串扰。在多千兆数据速率下，轨迹几何形状、路由对称性或材料属性的微小偏差会破坏眼图，导致协议不合规。

 

本文回顾了高速串行接口中差分对的主要信号完整性要求：差分阻抗控制、偏移管理、串扰减少以及保持从驱动器到接收端信号质量的 PCB 布局技术。

差动阻抗控制

 

差动阻抗是决定布线差分对信号传输的主要电气参数。它等于每条线路奇模阻抗的两倍，取决于宽度、对内间距、铜厚度、介电高度和介电常数。常见串行接口的目标是 85–100 Ω：PCIe 4/5 代指定 85 Ω，USB 3.2 和 USB4 目标为 90 Ω，LVDS 通常指定 100 Ω。

 

如图 1 所示，微带线和带状线配置中的差分阻抗取决于走线宽度、间距和介电几何形状。

 

图 1。微带线和带带线结构中的微带线结构中，差动阻抗由轨距、间距和介电几何形状决定。（图片来源：Altium）

 

维持目标阻抗需要受控的叠加。轨迹几何与场求解器或制造阻抗表相关联，宽度和间距在整个对子长度上保持恒定。

 

不连续点如颈部向下、反焊盘、非对称通孔结构和不对称分量焊盘会引入局部阻抗扰动，产生反射并降低眼开效果。小型无源封装，通常为交流耦合电容的0402或更小，并且两条腿对称地布置，可以减少元件引起的不对称。

 

在这对对子下方或周围有一个坚固且连续的参考平面同样至关重要。微带线对在连续的接地平面上布线，而带状线对则在地面或电源平面之间布线。平面分裂、空隙或在对子下方的间隙会提高局部阻抗并增加辐射场。受阻抗要求通常为±10%，应出现在制造说明中，并在 PCB 工具中作为净阻抗特定约束强制执行。

 

闭式方程如 IPC-2141 在高频下提供近似结果，但对许多几何形状的精度会下降。基于现场求解的工具，包括 Polar SI9000 等计算器，能提供更可靠的起始几何形状。对于关键链路，S 参数或 TDR 仿真在制造前验证实现的阻抗。

偏向管理

 

偏斜是微分对中 P 条和 N 条腿之间的传播延迟差 。它将差能转换为共模噪声，降低眼开能力并增加电磁辐射。在多千兆数据速率下，对内偏斜预算非常紧张。PCIe Gen 5 允许几十皮秒，这在标准 FR-4 上可实现几百万英里的长度匹配。

 

偏斜最常见的原因之一是非对称路由。如图 2 所示，偏斜由差分对腿间路径长度不等引起，通过分布蛇形调谐校正，同时避免局部不连续。

 

图 2。差分对偏斜通过长度匹配进行校正，分布式蛇形布线优于局部调谐，以最大限度减少不连续性。（图片来源：PCB Hero）

 

保持两条腿几何对称，弯曲计数相同，通过结构匹配，并在相同参考平面上实现平行路径，可以消除大多数路由引起的延迟不匹配。

 

当需要调整长度时，较短腿上的蛇形段可以恢复点火对齐。分布式调谐在较长的布线段上，比放置在连接器或接收端附近的紧凑蛇形管更佳，后者会引入局部电容负载和串扰。

 

其他贡献因素包括通过结构和材质效果。每个通孔都会增加电容负载，如果没有反钻，会留下一个与短管长度成反比频率共振的短管。通过双腿位置匹配，加上高速设计中的背部钻孔，将螺旋偏差控制在预算内。

 

材料性质引入了一个不那么明显但重要的偏斜机制。标准 FR-4 层压板的玻璃织变体在 10 Gbps 及以上速度下，即使走线长度匹配，也可能增加 10–100 ps 的偏移。一条腿可能主要绕过玻璃束，另一条腿绕过树脂囊，产生不同的有效介电常数和传播速度。

 

低 Dk、低变异层压板、相对于织法方向的微小痕量角偏移，或感知织道偏斜的材料，在要求高的设计中可以减少这种影响。偏斜匹配应考虑完整的信号路径，包括封装走线、连接器引脚和通路延迟，而不仅仅是 PCB 走线长度。

减少串扰

 

差分信号能排斥共模噪声，增强对外部攻击者的免疫力。当间距和引用不足时，并行高速网对仍可相互耦合，甚至耦合到相邻的单端网中。

 

如图 3 所示， 串扰源自相邻导体之间的电磁耦合，随着间距缩短和并行布线长度的延长，串扰会增加。

 

图 3。当攻击者痕迹将能量耦合到附近的受害者轨迹时，串扰会发生，耦合随着间距减少和平行路由长度增加而增加。（图片来源：Sierra Circuits）

 

紧密的对内耦合，即 P 和 N 两腿之间的小间距，可以减少环路面积和辐射场，从而提升共模抑制。对间距控制相邻差分对之间的串扰。

 

常见的指导原则是，边到边间距应为轨距的三倍，或约为对内间距的五倍。这使差分串扰在大多数多千兆接口的可接受范围内。更接近参考平面减少了给定串扰目标所需的对间距，这也是带线布线在等同间距下比微带线更优的串扰性能的原因之一。

 

攻击网络与敏感差分通道之间的物理隔离也至关重要。时钟走线、DDR 总线和快速切换电源网不应与 PCIe、USB 或 LVDS 对并行运行，且距离较远。长距离并联运行会随着耦合长度的比例增加耦合能量，无论间距如何。最小化平行重叠的路由策略，结合将敏感对对远离噪声网的层分配，比单纯调整间距更有效。

高速串行接口的 PCB 布局技术

 

高速串行接口如 PCIe Gen 4/5、USB4 和 LVDS 需要一致、对称且不连续的路由最小。有效的布局从路由通道层面开始。每对都应该尽可能直线，层次变化最小。当需要层变更时，两条腿在同一封装上通过匹配的结构一起过渡。

 

保持两对间距和宽度恒定，包括通过弯道，可以保持差阻抗。浅的 45 度弯道或基于弧线的布线相比 90 度转弯能减少阻抗扰动。交流耦合电容、静电放电（ESD）保护装置和连接器焊盘应对称地放置在两条腿上，短管长度应尽量缩短。

 

如图 4 所示，非对称元件布置会导致差分对腿之间的不平衡，而对称布置则保持信号完整性。

 

图 4。对称分量布置保持差分对平衡，而非对称布置则引入不连续点并降低信号完整性。（图片来源：Sierra Circuits）

 

分量诱导的不对称是阻抗控制无法纠正的常见模式转换来源。

 

约束驱动路由强制执行这些要求。PCB 设计工具允许对差阻抗、对内间距、长度、偏角容差和通孔使用量制定网特规则。在开始布线前定义这些约束，可以防止手动编辑或自动布线决策破坏对对称性。对于 PCIe Gen 5 和 USB4 设计，运行速率为 32 GT/s 和 40 Gbps，利用提取的 S 参数和眼图分析进行 SI 仿真，应在制造前验证信道。

 

机械设计也影响信号完整性。将支架和千斤顶螺丝等硬件固定在靠近连接器的位置，而非板角处，可以减少 PCB 在组装和热循环过程中的弯曲和焊点应力。

 

靠近板子刚性连接点的连接器承受的热导位移较小，这在差动连接器系统中尤为重要，因为接触几何形状会影响阻抗和插入损耗。

摘要

 

高速串行链路差分对设计中的信号完整性依赖于阻抗、时序、耦合和布局几何形状的协调控制。差分阻抗由堆叠和走线几何形状决定，必须沿布线长度保持恒定，对于如 PCIe Gen 5 和 USB4 等要求较高的接口，则采用现场求解器验证。

 

偏斜管理需要对称布线、分布长度调优、通过结构匹配，以及在更高数据率下对玻璃织物变化的关注。串扰控制依赖于紧密的对内耦合、足够的对间距以及与高攻击性网的分离。

 

这些要求也适用于布局规范，包括对称元件布置、最小不连续、约束驱动布线和国际单位制仿真，确保从驱动器到接收器的信号完整性一致。