FPD-Link II Display SerDes技术详解

在显示应用中，数据传输的效率和质量至关重要。TI的FPD-Link II系列嵌入式时钟LVDS SerDes为显示应用带来了增强的功能和改进的信号质量，成为笔记本显示接口的事实上的标准。下面我们就来详细了解一下FPD-Link II Display SerDes。

文件下载：SERDES01-40USB/NOPB.pdf

一、FPD-Link II SerDes简介

FPD-Link II SerDes家族能够将宽并行显示总线序列化，最终转换为单个串行差分信号。其信号压缩比可达24:1甚至更高（如果考虑接地线）。目前该系列设备支持常见的18位和24位RGB显示应用。使用单个串行信号，消除了多线路（通道）之间的偏斜问题，并且支持长达10米的电缆长度，这使得FPD-Link II SerDes非常适合长距离应用，同时可以使用低成本的小电缆。

单个串行差分信号携带并行数据（RGB和控制）信息、时钟信息以及少量的串行开销。单信号对的布线大大简化了系统设计，节省了大量的互连，节省了连接器引脚，并减少了对接口互连偏斜的担忧。

二、核心功能模块

1. 序列化器（SER）功能

序列化器（SER）的功能是收集宽并行总线及其时钟信号，进行有效负载优化，附加串行控制位，并将高速串行信号电平转换为类似LVDS的电平。有效负载针对交流耦合互连的串行传输进行了优化，这一步骤平衡了要发送的数据，以支持交流耦合传输。根据所使用的芯片组，还会进行有效负载随机化和加扰，以提高链路的信号质量。

不同的SER设备支持多种输入（并行）总线，包括不同的总线宽度和信号物理层。支持3.3V的LVCMOS总线，部分产品还可选支持1.8V。此外，具有FPD-Link（基于LVDS）输入的序列化器可以转换为FPD-Link II。

2. 反序列化器（DES）功能

反序列化器（DES）的功能是恢复时钟和数据信号，并将它们提供给目标设备（例如显示器）。FPD-Link II DES非常独特，它能够快速锁定串行流，而无需本地参考时钟或来自SER的任何特殊训练模式。这些特性使FPD-Link II SerDes与许多竞争接口区分开来，它们简化了应用，支持热插拔，并且需要更少的外部组件（更少的电路板空间和成本）。DES甚至提供一个LOCK输出信号，允许系统检查串行链路状态。

不同的DES设备支持多种输出（并行）总线，包括不同的总线宽度和信号物理层。支持3.3V的LVCMOS总线，部分产品还可选支持1.8V。此外，还有具有FPD-Link（基于LVDS）输出的反序列化器。

三、串行有效负载

串行有效负载针对FPD-Link II系列中的不同芯片组及其支持的应用进行了优化。以图2所示的28位串行帧为例，28位由24位数据、2位嵌入式时钟信息和2位串行控制组成。因此，每发送24位数据，就会发送28位串行数据，基本链路效率为24/28（86%），这比常见的数据通信8b/10b方案（效率为80%）约好30%。

24位数据会经过平衡、随机化和加扰处理，以支持链路的交流耦合，并减少发送相对静态数据时的符号间干扰（ISI）影响。两个时钟位是固定的，一个为高（C1），一个为低（C0），并且这两个位作为一对是直流平衡的。两个串行控制位（通常表示为DCA（A）和DCB（B））为DES提供恢复数据以及链路状态和模式的信息。支持24位RGB的芯片组会在串行流中编码视频同步信号的状态。

四、应用场景及信号特性

1. 流式RGB显示应用

FPD-Link II芯片组主要用于各种显示分辨率的RGB应用。使用基本芯片组（DS90UR241/124）时，通常使用18位色深。根据所选芯片组的不同，支持广泛的PCLK速率。在每个PCLK周期内，用户数据有效负载中的24位数据包括18位RGB信息、3个显示控制信号（HS、VS、DE）和3个通用信号。

例如，如果PCLK为43 MHz，串行传输速率是PCLK的28倍，即1.2 Gbps，用户数据速率是PCLK的24倍，即1.0 Gbps。

2. 信号质量增强

为了支持接口的交流耦合并提高串行信号的质量，数据有效负载会进行随机化、加扰和平衡处理。此外，物理层也得到了增强，不同芯片组提供了多种选择。

• 预加重功能：某些FPD-Link II线路驱动器具有可调节的预加重功能，适用于长距离应用或高损耗互连。通过连接一个电阻到PRE引脚接地来设置额外输出电流的大小。如果下一个逻辑位与当前位逻辑状态相同，则下一位的“额外”电流会关闭，这样可以减少ISI（抖动）并节省一些功率。
• 去加重功能：其他FPD-Link II线路驱动器提供去加重功能，与预加重类似，该功能可以通过外部电阻进行调节，也可以通过串行控制总线调整可编程寄存器设置。去加重可以在初始数据转换后减小差分输出摆幅，从而最小化ISI。
• 差分输出电压幅度选择：某些FPD-Link II线路驱动器支持差分输出电压幅度选择引脚。该引脚通常设置为低以实现标准摆幅，但如果需要更大的VOD，可以将其设置为高以增加摆幅。
• 电缆均衡：一些FPD-Link II接收器提供电缆均衡功能，该功能可以补偿电缆损耗，通过引脚控制或串行总线控制的寄存器进行调整。

五、电磁干扰（EMI）缓解特性

1. 物理层设计

采用差分LVDS风格的物理层有助于最小化EMI的产生。控制线路驱动器的转换时间，使其平衡并居中，以最小化线路驱动器产生的共模电流。奇数模式（差分）信号在一对线路中产生大小相等、方向相反的电流，也有助于降低整体辐射。在源端和负载端对串行链路进行端接，以最小化信号反射。某些部件提供内部端接，以减少外部部件数量并最小化由此产生的短截线长度。

2. 并行总线优化

DES（接收器输出）处的并行总线也进行了优化以减少EMI。控制边缘速率，某些DES设备提供输出驱动强度控制。大多数DES设备支持PTO（渐进式开启）功能，该功能将数据输出分组，并在时间上偏移切换点，以减少同时切换，从而降低电源噪声。其他设备采用频率扩展PTO来动态改变输出切换序列，进一步增强宽总线的降噪效果。一些反序列化器提供扩频时钟生成功能，该功能可以调制输出时钟和数据周期，有效地分散与周期性输出转换相关的能量，从而最小化辐射。

六、现有FPD-Link II SerDes设备

目前有许多FPD-Link II SER和DES设备可供选择，涵盖了不同的颜色深度、通用I/O、并行接口和PCLK速率。例如DS90C241Q、DS90C124Q等，具体参数可参考设备比较表。在实际设计中，工程师需要根据具体的应用需求选择合适的设备。

七、总结

FPD-Link II SerDes设备为显示、成像、基于像素等应用提供了嵌入式时钟的单个串行流。串行接口在空间、引脚、偏斜和成本方面大大简化了互连设计。FPD-Link II DES设备具有特殊的时钟恢复电路，无需训练模式和本地参考时钟，支持热插拔到活动链路，这些特性使其在众多接口中脱颖而出。

在实际的电子设计中，工程师们可以根据具体的应用场景和需求，充分利用FPD-Link II SerDes的这些优势，设计出高效、稳定的显示系统。大家在使用FPD-Link II SerDes过程中遇到过哪些问题呢？欢迎在评论区分享交流。