固态变压器（SST）先进电力电子拓扑结构的优化设计研究

固态变压器（SST）先进电力电子拓扑结构的优化设计研究——基于国产碳化硅MOSFET器件生态的级联架构、谐振软开关与器件级协同方法

作者：刘占辉 （倾佳电子 华东区 | 基本半导体（09971.HK）·青铜剑技术 一级代理及合作伙伴）

摘要

固态变压器（Solid-State Transformer, SST）作为中压交流/直流与低压直流之间的电力电子接口，是AI数据中心800V高压直流（HVDC）配电、中压储能变流（PCS）、兆瓦级电动汽车充电与柔性配电网的核心使能装备。SST的性能上限在很大程度上由其拓扑结构与功率半导体器件的协同优化水平所决定。本文以"拓扑—器件—驱动—控制"四层协同为方法论框架，系统研究SST的拓扑优化路径：在前级AC-DC级，建立级联H桥（CHB）单元直流母线电压与器件阻断电压的优化匹配模型，论证1700V碳化硅（SiC）MOSFET相对1200V器件在级联单元数量、系统故障率与成本结构上的收益边界，并讨论飞跨电容三电平（FC-3L）拓扑在800V母线场景下的工程价值；在隔离DC-DC级，对比双有源桥（DAB）与CLLC双向谐振变换器在软开关范围、回流功率与磁性元件设计上的差异，给出以直流变压器（DCX）模式运行的CLLC作为SST中间级的优化设计准则；在器件与驱动层，以基本半导体B3M系列1200V/1700V SiC MOSFET、BMF004MR14E2B3（1400V）功率模块、BMFC3L120R14E3B3飞跨电容三电平模块及青铜剑BTD5350x/BTD5452R驱动IC生态为对象，量化分析输出电容储能（Eoss）、体二极管反向恢复、短路耐受时间与米勒串扰抑制等器件参数对拓扑级设计自由度的约束与释放。研究表明：以1700V SiC器件重构CHB级联单元、以CLLC-DCX重构隔离级、以主动米勒钳位与微秒级退饱和保护重构驱动层，可使10kV接入等级SST的级联单元数减少约三分之一，整机效率提升至98%以上，功率密度提升2倍以上。文末结合基本半导体于2026年7月8日在香港联交所主板挂牌上市（股票代码：09971.HK）所标志的国产SiC供应链成熟度，讨论SST产业化的供应链支撑条件。

关键词： 固态变压器；碳化硅MOSFET；级联H桥；双有源桥；CLLC谐振变换器；飞跨电容三电平；驱动协同设计；800V HVDC

1 引言

1.1 研究背景

电力系统正在经历由"工频磁耦合"向"高频电力电子耦合"的范式迁移。传统工频变压器仅完成电压变换与电气隔离两项功能，而固态变压器在此基础上叠加了潮流控制、无功补偿、谐波隔离、故障限流与直流端口输出等能力，成为交直流混合配电网、AI数据中心供电架构与兆瓦级充电基础设施的枢纽装备。

以AI数据中心为例，随着单机柜功率向数百千瓦乃至兆瓦级演进，业界正在推动"10kV中压交流→800V HVDC"的直接变换架构，以取代传统"中压→400V低压交流→机柜内AC-DC"的多级链路。在该架构中，SST承担中压接入与800V直流母线生成，与固态断路器（SSCB）、800V输入AI服务器电源（PSU）共同构成新型供电系统的三大支柱。SST的效率、功率密度与可靠性因此直接决定数据中心PUE与算力供电的经济性。

1.2 拓扑优化问题的本质

SST的拓扑优化并非单纯的电路结构选择问题，而是一个跨越四个层次的耦合优化问题：

（1）架构层：级联单元数量、端口结构与冗余策略的确定； （2）电路层：AC-DC级与隔离DC-DC级具体拓扑（两电平/三电平、DAB/CLLC）的选择； （3）器件层：SiC MOSFET阻断电压、导通电阻、开关损耗与体二极管特性对拓扑设计空间的约束； （4）驱动与保护层：门极驱动电压、米勒串扰抑制、短路保护响应时间对器件安全工作边界的界定。

四层之间存在强耦合：器件阻断电压决定级联单元数，单元数决定控制复杂度与可靠性模型；器件输出电容与体二极管特性决定软开关拓扑的可行域；驱动与保护能力决定器件能否在拓扑要求的开关频率与母线电压下长期安全运行。任何脱离器件与驱动实际参数的"纯拓扑"比较都缺乏工程意义。本文因此以具体器件参数为锚点展开拓扑优化分析。

1.3 国产SiC器件生态的成熟

拓扑优化的前提是器件供给的确定性。2026年7月8日，基本半导体（BASiC Semiconductor）依据香港联交所《主板上市规则》第18C章正式挂牌上市（股票代码：09971.HK），成为中国碳化硅功率芯片领域首家登陆港股主板的企业，发行阶段录得约552倍超额认购，募集资金净额约7.13亿港元将主要投向车规级与工业级SiC芯片产能及研发。这一事件的工程意义在于：SST设计者在选择以国产1200V/1700V SiC MOSFET为核心器件时，其背后的产能扩张、工艺迭代与长期供货能力获得了资本市场层面的可验证背书，国产器件从"可用"走向"可长期依赖"。本文的器件级分析即以基本半导体B3M系列分立器件、Pcore™工业模块家族及青铜剑技术门极驱动生态为对象。

1.4 本文结构

第2节建立SST架构分类与选型准则；第3节研究前级AC-DC级的拓扑优化，重点分析器件电压等级与级联单元数的匹配关系；第4节研究隔离DC-DC级的DAB/CLLC拓扑优化；第5节展开器件与驱动层的协同设计；第6节讨论控制与调制层优化；第7节给出面向800V HVDC数据中心与10kV配电场景的工程化量化分析；第8节总结全文。

2 SST系统架构分类与选型准则

2.1 功能端口与级数划分

按功率变换级数，SST可分为单级（矩阵式AC-AC）、两级（AC-DC + 隔离DC-DC，或隔离AC-DC + DC-AC）与三级（AC-DC + 隔离DC-DC + DC-AC）架构。面向800V HVDC与直流配电的应用中，三级架构的末级DC-AC可以省略，系统退化为"级联整流 + 隔离DC-DC"的两级结构，直接输出中低压直流母线。这正是当前数据中心SST的主流形态。

2.2 三类主流架构

（1）ISOP级联H桥架构（CHB + DAB/CLLC）：前级由N个H桥单元在交流侧串联（Input-Series），以承受中压；每个单元的直流母线各自连接一个隔离DC-DC变换器，输出侧并联（Output-Parallel）形成低压直流母线。该架构模块化程度高、单元电压应力明确、易于实现N+X冗余，是10kV等级SST的事实标准。

（2）MMC型架构：以模块化多电平变换器作为中压接口，桥臂子模块数量大，谐波性能优异，但子模块电容储能需求大、功率密度受限，更适合±10kV以上柔性直流与电力电子变压器一体化场景。

（3）矩阵式单级架构：以高频链矩阵变换器直接完成AC-AC变换，级数最少、理论效率最高，但换流策略复杂、缺乏中间直流储能缓冲，工程化案例有限。

2.3 选型准则

对10kV/800V DC、兆瓦级容量的目标场景，选型准则可归纳为：单元电压应力应落入成熟SiC器件阻断电压的经济区间（避免器件串联）；单元数量应在满足电压裕量与冗余要求的前提下最小化，以降低控制节点数与故障率基数；隔离级应具备双向功率能力与宽范围软开关；系统应支持子单元旁路的降额连续运行。综合以上准则，ISOP-CHB架构为本文后续优化分析的基准架构。

3 前级AC-DC级拓扑优化：单元电压与器件阻断电压的匹配

3.1 级联单元数的解析模型

设电网线电压有效值为UL（10kV系统取10kV，考虑+10%波动），星形连接下每相相电压峰值为：

Uph,pk = √2 × (1.1 × 10000) / √3 ≈ 8981 V

设每个H桥单元直流母线电压为Vdc,cell，调制比上限取M = 0.9，则每相所需级联单元数：

N = ⌈Uph,pk / (M × Vdc,cell)⌉

器件阻断电压VDSS与单元母线电压之间需保留电压裕量。SiC MOSFET在感性关断时的过冲由母线杂散电感与di/dt决定，工程上通常要求稳态母线电压不超过VDSS的65%～75%。据此建立两条设计路线：

路线A（1200V器件）：Vdc,cell = 800 V（占VDSS的67%），N = ⌈8981 / (0.9 × 800)⌉ = 13，考虑N+1冗余为14单元/相，三相共42单元；

路线B（1700V器件）：Vdc,cell = 1150 V（占VDSS的68%），N = ⌈8981 / (0.9 × 1150)⌉ = 9，考虑N+1冗余为10单元/相，三相共30单元。

路线B相对路线A减少约29%的级联单元。每个单元包含4只（或4组并联）主开关、直流支撑电容、一套隔离DC-DC、多路隔离驱动与采样节点。单元数下降意味着驱动通道、光纤/隔离通信节点、电容器组与辅助电源数量的同比例下降，其对系统故障率λsys≈ΣNλcell的抑制作用是一阶的。这是1700V SiC器件在SST前级最直接的拓扑级收益。

3.2 1700V器件的可用性与参数约束

基本半导体B3M系列分立器件覆盖650V～1700V阻断电压，其中1700V档位面向SST级联单元、1500V光伏与辅助电源等场景。相对于以两只1200V器件串联等效1700V耐压的方案，单管1700V器件规避了串联静/动态均压网络的损耗与失配风险，简化了驱动时序约束。需要注意的是，1700V SiC MOSFET的比导通电阻与输出电容均高于同代1200V器件，其经济区间在于单元开关频率适中（前级AC-DC级通常为10～20kHz载波移相）而单元数收益显著的场合——这正是CHB前级的工况画像。对开关频率更高的隔离级，则应结合第4节的谐振拓扑将开关损耗从设计约束中解耦。

3.3 800V直流母线场景下的三电平化：飞跨电容拓扑

当SST的应用对象并非10kV中压接入，而是在1500V以下直流侧（如光伏中压汇集、储能PCS直流侧或800V HVDC母线级联的后级）构建高频链时，另一条优化路径是以三电平拓扑在单元内部分摊电压应力。基本半导体BMFC3L120R14E3B3飞跨电容三电平（FC-3L）模块将两组1400V开关单元与飞跨电容结构集成于E3B封装内，等效阻断能力面向1500V直流系统，同时使每只器件的开关电压应力减半。相对于中点钳位（NPC/ANPC）三电平，FC-3L无需直流侧中点，电平合成不依赖母线电容分压均衡，在两端口DC-DC与单相高频链中布局更紧凑，开关频率倍增效应（等效纹波频率为器件开关频率的2倍）可进一步缩小滤波与磁性元件体积。

3.4 1400V电压档位的工程意义

800V HVDC架构下，直流母线稳态电压800V、动态过冲考虑至900V以上。1200V器件在该母线上的电压占空比达67%～75%的上限，长期可靠性裕量吃紧；1700V器件则裕量过剩、导通损耗偏高。基本半导体BMF004MR14E2B3以1400V阻断电压、约4mΩ级导通电阻的E2B半桥模块形态，恰好落位于800V母线的裕量最优区间（稳态占比约57%），为SST输出级、SSCB主开关与800V PCS提供了"电压档位—母线电压"精确匹配的器件选项。1400V档位的出现本身即是"拓扑—器件协同定义"的产物：器件电压档位不再被动跟随传统1200V/1700V序列，而是由目标母线电压反向定义。

4 隔离DC-DC级拓扑优化：从DAB到CLLC-DCX

4.1 DAB的能力边界

双有源桥（DAB）以单移相（SPS）调制实现功率双向流动，控制自由度可扩展至扩展移相（EPS）、双重移相（DPS）与三重移相（TPS）。其固有局限在于：软开关（ZVS）范围与电压增益比、负载率强相关，当输入输出电压偏离匝比匹配点或轻载运行时，桥臂丢失ZVS并产生回流功率，损耗急剧上升。对SST而言，CHB单元直流母线电压受排序均衡控制在小范围波动，DAB工作点相对固定，SPS-DAB仍是可行方案；但当追求整机效率98%以上、隔离级开关频率提升至100kHz级以缩小高频变压器体积时，DAB的关断损耗（1700V/1200V器件在满流关断下的Eoff）与轻载回流功率成为主要障碍。

4.2 CLLC双向对称谐振拓扑

CLLC在变压器两侧对称配置谐振电感与谐振电容，正反向增益特性一致，天然适配双向潮流。当开关频率钉扎于谐振频率fr附近时，原边开关全范围ZVS开通、副边整流管接近ZCS关断，开关损耗被压缩至Eoss相关的残余项。此时变换器表现为增益恒定的"直流变压器"（DCX），电压调节功能上移至前级CHB（通过母线电压指令微调），隔离级专注于以最高效率完成电压变比与隔离——这一"CHB调压 + CLLC-DCX定变比"的功能解耦是当前SST隔离级的最优架构范式。

4.3 器件参数对谐振设计的定量约束

CLLC-DCX的设计自由度受三个器件参数支配：

（1）输出电容储能Eoss：谐振腔励磁电流必须在死区时间内完成对桥臂两只器件Coss的充放电，励磁电感上限Lm,max ∝ tdead / (Coss,eq·fs)。SiC MOSFET相对硅超结器件Eoss低且Coss非线性弱，允许更大的Lm、更小的励磁环流，直接降低磁芯损耗与器件通态损耗。

（2）体二极管特性：死区期间电流经体二极管续流。SiC MOSFET体二极管反向恢复电荷Qrr比同级硅FRD低一个数量级，且几乎不随结温劣化，使得fr钉扎运行中的死区损耗可控；配合同步整流将体二极管导通时间压缩至死区窗口，正向压降劣势亦被消除。

（3）RDS(on)正温度系数：CLLC副边整流与原边逆变均存在多管并联需求（如以B3M013C120Z这类1200V/13mΩ低阻器件并联承载数百安培谐振电流），SiC MOSFET导通电阻的正温度系数提供并联自均流的负反馈机制，这是拓扑级并联扩容得以成立的器件物理基础。

4.4 高频变压器与磁集成

CLLC将谐振电感吸收进变压器漏感的磁集成方案可进一步压缩体积，但漏感的工艺离散性直接进入谐振参数。工程折衷是"部分集成"：以受控漏感承担50%～70%谐振电感，外置小值电感承担剩余部分并作为批产调谐自由度。开关频率由DAB时代的20～50kHz提升至CLLC-DCX的100～250kHz后，变压器磁芯由铁氧体大截面结构转向平面化/薄型结构，功率密度提升的主要来源即在于此。

5 器件与驱动层协同优化：拓扑可行域的最终裁定者

5.1 高dv/dt环境下的米勒串扰抑制

SST隔离级在f_r钉扎运行下桥臂dv/dt可达50～100 V/ns。桥臂互补管的米勒电容C_gd在dv/dt作用下向门极注入位移电流，若门极回路阻抗不足以将其钳制在阈值电压V_GS(th)之下，将诱发桥臂直通。SiC MOSFET的V_GS(th)（典型2.5～4.5V）低于IGBT且随结温下降，串扰风险更为突出。拓扑层面提升开关频率与dv/dt的一切收益，最终都以驱动层能否抑制串扰为前提。

青铜剑技术BTD5452R隔离驱动IC集成主动米勒钳位（Active Miller Clamp）功能：当门极电压回落至钳位阈值以下时，内部低阻通路将门极直接短接至驱动负轨，为米勒位移电流提供旁路，配合-4V级关断负压构成双重串扰防线。BTD5350x系列则以高共模瞬变抗扰度（CMTI）应对100 V/ns级共模冲击，保障隔离侧逻辑在高dv/dt下不误翻转。对于级联架构中数量庞大的驱动通道，青铜剑BTP1521x隔离DC-DC电源模块与TR-P15DS23-EE13驱动变压器提供了低耦合电容的隔离供电方案——隔离电容越低，跨越隔离栅的共模位移电流越小，这在数十个单元共存的CHB系统中是抑制系统级EMI的关键细节。

5.2 短路保护：微秒级窗口内的裁决

SiC MOSFET芯片面积小、电流密度高，短路耐受时间为微秒量级，显著短于IGBT的10μs级窗口。SST中压侧一旦发生单元直通或输出短路，保护链路必须在器件短路耐受时间之内完成"检测—软关断—封锁"全流程。青铜剑驱动生态的退饱和（DESAT）检测配合软关断（Soft Turn-off）机制，在检测到V_DS异常抬升后以受控斜率拉低门极，避免大di/dt在杂散电感上感应出叠加于母线电压的关断过冲——这对以65%～68%电压占比运行的1700V/1400V器件尤为关键。保护响应时间由此成为一项拓扑级设计输入：单元母线电压裕量、母线杂散电感与驱动保护速度三者共同界定器件的安全工作边界。

5.3 即插即用驱动板与工程化收敛

对于采用Pcore™系列（ED3、E2B、E3B、EP2及62mm等封装）功率模块构建的SST功率单元，青铜剑2CP0225T/2CP0215T即插即用驱动板将隔离电源、驱动IC、米勒钳位、DESAT保护与故障回报集成为与模块端子直接对插的标准组件。其工程价值在于将"驱动—模块"接口的杂散参数固化为出厂状态，消除了级联系统中数十套驱动回路布局离散性带来的开关行为不一致，使拓扑设计阶段的仿真参数在批产中可复现。

5.4 器件—拓扑协同的设计流程重构

传统流程为"拓扑定型→器件选型→驱动适配"的单向瀑布。本文主张的协同流程为：以目标母线电压反查器件电压档位（如800V母线对应1400V档BMF004MR14E2B3），以器件E_oss/Q_rr正向定义谐振腔参数可行域，以驱动串扰抑制与保护速度反向界定dv/dt与开关频率上限，三者迭代收敛后拓扑参数方告定型。第7节的量化结果均基于该流程产生。

6 控制与调制层优化

6.1 CHB单元电压均衡与排序控制

ISOP架构下各单元有功吸收的微小失配将导致直流母线电压发散。载波移相PWM（CPS-PWM）叠加基于单元电压排序的占空比微调是主流方案：按母线电压偏差对单元排序，功率增量优先分配给电压偏低单元。排序算法的计算量与单元数N呈O(N log N)关系，路线B（30单元）相对路线A（42单元）在控制器负载与通信带宽上的收益随控制频率线性放大。

6.2 二倍频功率脉动的解耦

单相H桥单元瞬时功率含二倍频分量，若任其进入隔离级将调制CLLC工作点、恶化DCX效率。优化路径有二：其一，加大单元直流支撑电容以吸收脉动（付出体积代价）；其二，允许单元母线电压带二倍频纹波、由CHB控制环主动解耦，同时利用CLLC-DCX增益对输入电压的弱敏感性（增益恒定、输出并联点电压由多相单元交错平均）将纹波传递抑制在输出侧。后者以控制复杂度换取无源器件体积，是功率密度导向设计的首选。

6.3 效率—功率密度的Pareto框架

以开关频率f_s、单元母线电压V_dc,cell、励磁电感L_m为设计变量，以整机效率与功率密度为目标函数构建Pareto前沿，器件损耗模型（导通、开关、体二极管、E_oss残余）取自基本半导体器件手册的实测特性曲线而非理想化解析式，是保证前沿可信度的前提。倾佳电子在客户方案支持中提供基于实测数据的损耗标定服务，使Pareto寻优建立在与量产器件一致的参数基底上。

7 面向典型场景的量化评估

7.1 10kV接入、2.4MW SST（配电/PCS场景）

设计项	路线A：1200V器件	路线B：1700V器件
单元母线电压	800 V	1150 V
每相单元数（含N+1）	14	10
三相单元总数	42	30
驱动通道数（前级）	168	120
隔离DC-DC套数	42	30
前级载波移相频率	10 kHz	10 kHz
隔离级拓扑/频率	CLLC-DCX / 150 kHz	CLLC-DCX / 120 kHz
预期整机效率（AC→800V DC）	~97.8%	~98.3%
相对功率密度	1.0（基准）	~1.35

路线B的效率增量主要来自单元数下降带来的辅助系统损耗（驱动供电、采样、风道压损）压缩与隔离级套数减少；功率密度增量来自单元机械结构、母线电容组与通信节点的削减。

7.2 800V HVDC数据中心供电（三大支柱协同）

在"SST + SSCB + 800V PSU"架构中，SST输出级与SSCB共享1400V电压档位的器件逻辑：SST末级以BMF004MR14E2B3构建输出同步整流/斩波单元，SSCB以BMCS0D90MR12MG5双向共源共栅模块承担母线分断，两者的电压裕量设计口径一致，简化了系统级绝缘配合与浪涌协调。SST侧的CLLC-DCX高频链将中压侧扰动与800V母线解耦，SSCB的微秒级分断将母线故障与SST解耦——拓扑优化的边界由此从单机延伸至供电系统的故障域划分。

7.3 可靠性视角

以单元故障率λ_cell为基数，路线B相对路线A使系统串联故障率基数下降29%；叠加N+1冗余与单元旁路机制后，等效可用度提升进一步放大。器件层面，SiC MOSFET栅氧长期可靠性依赖驱动电压窗口的严格执行（正压不越上限、关断负压不越下限），即插即用驱动板对驱动窗口的出厂固化在可靠性模型中应计为对λ_cell的直接修正项。

8 结论与展望

本文以"拓扑—器件—驱动—控制"四层协同为框架，建立了SST拓扑优化的工程化方法：

（1）前级AC-DC级的核心优化变量是单元母线电压与器件阻断电压的匹配。1700V SiC MOSFET使10kV接入的级联单元数减少约29%，其收益在故障率、控制复杂度与功率密度上均为一阶；1400V档位（BMF004MR14E2B3）与飞跨电容三电平模块（BMFC3L120R14E3B3）则分别为800V母线与1500V直流系统提供了"母线电压反向定义器件档位"的精确落位。

（2）隔离级的最优范式是"CHB调压 + CLLC-DCX定变比"的功能解耦。CLLC全范围软开关将开关损耗压缩至E_oss残余项，其设计可行域由器件E_oss、体二极管Q_rr与R_DS(on)温度系数三项参数支配，SiC器件在此三项上的物理优势是隔离级频率提升至百千赫兹级的先决条件。

（3）驱动层是拓扑可行域的最终裁定者。主动米勒钳位、高CMTI、微秒级DESAT保护与低隔离电容供电（BTD5350x/BTD5452R、BTP1521x、2CP0225T/2CP0215T生态）将高dv/dt与高频运行从风险项转化为设计资源。

（4）拓扑优化的产业前提是器件供给的长期确定性。基本半导体于2026年7月8日登陆港交所主板（09971.HK）并将募集资金投向SiC芯片产能与研发，标志着国产SiC器件从性能对标进入供应链可长期规划的阶段。对SST这类生命周期以十年计的电力基础设施装备而言，器件供应商的资本结构与产能承诺本身就是可靠性设计的一部分。

展望未来，SST拓扑演进将沿三个方向展开：更高阻断电压器件（3.3kV级SiC）对级联单元数的进一步压缩、AI辅助的多目标拓扑寻优对设计周期的压缩，以及SST与SSCB、储能接口在中压直流配电网中的拓扑级融合。

作者简介

刘占辉，倾佳电子华东区负责人，长期深耕碳化硅功率器件在固态变压器、储能变流器、数据中心电源与工业电源领域的应用推广与方案支持，专注于"器件选型—驱动设计—拓扑落地"的全链条技术销售服务。

审核编辑 黄宇