设计复杂系统的定时电路

为今天的高速系统设计时钟定时电路不是一件简单的事情。不断提高的时钟频率、不断缩小的定时裕度和越来越紧张的电路板布局导致一系列的偏移、噪声、串扰及其他信号完整性问题。在今天的许多复杂系统中，设计师必须在电路板上分布多个时钟，以满足不断增长的子系统阵列的需求。同时，随着时钟网络的不断扩大以及传输线路不断加长，设计师必须支持差分信号，以最大限度地减少串扰和其他形式干扰带来的影响。

但是这样做的风险很大。由于系统中存在高速和分布广泛的信号，因此时钟树电路对系统性能、功耗、电磁辐射（EMI）和成本的影响很大。如果对其进行优化，则能为设计师带来效率、可靠性等方面的巨大好处。如果设计师不能有效地设计时钟电路，将可能导致产品无法在市场上获得成功。

过去，设计师们一直在依靠传统的基于分立元件的振荡器来满足其时钟树设计需求。然而，IC制造商最近已开始提供各种集成了传统的时钟功能单片硅定时器件。本文将回顾今天设计师在开发时钟定时电路方面遇到的挑战，并分析这些不同的元件是如何影响其设计的。

主要挑战

在这个新的系统设计环境中，设计师们想要实现无瑕疵而精确的时钟信号分布将必须面对一系列严峻的新型挑战。迹线的加长要求设计师特别注意负载间的迹线延迟的差别，并均衡系统支持的众多器件的设置和保持时间。数年前的时钟周期相对较大，偏移问题也许只是较为棘手而已。而随着时钟周期缩短至纳米级，延迟则很容易导致时钟遗漏或时钟周期反转。如果设置和保持时间受到影响，系统将进入亚稳态而变得不可靠。

同时，设计师还必须处理一系列与噪声相关的新问题，例如信号反射、地弹噪声(ground bounce)、信号串扰以及各个设计中潜伏的双时钟。如果这些问题没有被提前发现，将会给性能、信号完整性，甚至系统可靠性带来重大的影响。
　　
抖动控制

不断提升的时钟频率和不断提高的时钟树设计复杂度使抖动控制变得尤为重要。定时不确定性是所有定时系统性能中都要考虑的重要因素，尤其是当数据速率达到数Gbps时。因此，今天的设计师需要花更多的精力来发现抖动源。更快的边缘速率和更高的切换电流，随同不断增加的时钟频率，增加了时钟域间的干扰的可能性。而且这也将导致一系列可加重抖动程度的问题，包括串扰、传输线的不正确端接和振铃振荡(ringing)。

在通信市场，新的行业标准对抖动控制提出了非常高的要求。设计师必须使用可提供足够裕度的定时元件来满足这些规范。同时，少数元件需要不断地集成更多功能驱使设计师不得不在大型ASIC或ASSP中将锁相环与其他电路集成在一起。而这样会增加定时电路的抖动。因此，随着对抖动控制要求的不断提高，迫使设计师将功能分开而将重要的定时功能移到外部定时IC上。

随着时钟树设计的复杂性和抖动控制重要性的不断提高，迫切需要设计师在开发早期就开始定义定时电路架构。尽早在开发前期解决这些问题，设计师就可以更轻松地修改设计以补偿抖动控制，减少重新设计并加速将产品推向市场。一些定时IC厂商现在还提供咨询服务以帮助设计师优化电路图和电路板布局。
EMI问题的处理

定时电路设计中的另一个重要考虑因素是EMI。当前设计使用的时钟频率越高，越容易违反针对传导和辐射的EMI标准。目前，已经出现了针对A类的工业和办公室设备和针对要求更严格的B类住宅和消费应用的一些主要标准。
作为系统中最高频率的信号，时钟生成和分布电路已成为EMI的主要来源。因为整个系统是在时钟率下同步运行的，处理器和总线活动产生的电源噪声也以时钟频率或谐波形式出现。因此，所有由数字交换引起的系统电源噪声都会保持与系统时钟同步。

当系统以低频率运行时，设计师可通过增加屏蔽、使用扼流圈、铁氧体磁珠或其他技术来解决这些EMI问题。但是这些技术一般都比较昂贵，而且耗费时间。

近几年，设计师已开始采用扩频技术来调节输出频率，以减少由时钟产生的峰值能量辐射，并符合新的EMI限制要求。这些技术可以用来降低由基波和相应谐波产生的EMI。事实上，扩频技术已经得到普遍应用。一些总线架构，例如PCI Express，已经在其文件中提出了明确的规范，以帮助设计师的设计符合规范。因此，现在许多的时钟合成器都带有扩频功能选项。

图1包含的DLP投影仪/TV应用详细描述了新一代时钟合成器可满足新兴需求的功能集成。该器件使用了25MHz晶振或基准时钟输入，可提供固定的48MHz和50MHz时钟输出。该合成器在50MHz CPU时钟上增加了扩频调制，以符合行业EMI标准。其典型的峰-峰抖动仅为+/-125ps。



图1：DLP投影仪/TV框图。