深入剖析SN65LV1023A与SN65LV1224B：10 - 66MHz LVDS串行器/解串器芯片组

在现代电子设备的设计中，高速数据传输和处理是关键需求之一。德州仪器（TI）的SN65LV1023A串行器和SN65LV1224B解串器组成的10位串行器/解串器（SerDes）芯片组，为满足这一需求提供了强大的解决方案。本文将深入探讨该芯片组的特性、应用、工作模式、电气特性等方面，为电子工程师在设计和应用中提供有价值的参考。

文件下载：SN65LV1224BDBR.pdf

芯片组特性亮点

高速数据传输

该芯片组支持100 - 660Mbps的串行LVDS数据有效负载带宽，系统时钟范围为10 - 66MHz。这意味着在不同的时钟频率下，都能实现稳定且高速的数据传输，满足多种应用场景的需求。

低功耗设计

在66MHz时钟频率下，芯片组的功耗典型值小于450mW。低功耗特性不仅有助于降低系统的整体能耗，还能减少散热需求，提高系统的稳定性和可靠性。

同步模式与锁相指示

具备同步模式，可实现更快的锁定。通过发送特定的同步（SYNC）模式，解串器能在确定的时间内锁定串行器信号。同时，锁相指示（LOCK）输出可方便工程师实时监测解串器的锁定状态。

无需外部PLL组件

芯片组的PLL无需外部组件，简化了电路设计，减少了外部元件的使用，降低了成本和电路板空间需求。

多种封装形式

提供28引脚的SSOP和节省空间的5×5mm QFN封装，满足不同应用场景对封装尺寸和布局的要求。

宽温度范围

工业温度范围为 -40°C至85°C，适用于各种恶劣环境下的应用，如工业自动化、汽车电子等。

可编程时钟触发与易布局引脚

支持可编程的时钟边缘触发，方便根据具体应用需求进行调整。同时，采用直通式引脚布局，便于PCB设计和布线。

应用领域广泛

该芯片组在多个领域都有广泛的应用，包括无线基站、背板互连和DSLAM（数字用户线路接入复用器）等。在这些应用中，芯片组能够实现高速数据的可靠传输，提高系统的性能和稳定性。

工作模式详解

初始化模式

在数据传输开始之前，串行器和解串器都需要进行初始化。初始化过程是将串行器和解串器的PLL与本地时钟同步。当电源电压 (V_{CC}) 施加到芯片时，输出进入高阻态，同时片上上电电路会禁用内部电路。直到PLL锁定本地时钟，串行器的本地时钟为外部提供的发送时钟（TCLK），解串器的本地时钟则需施加到REFCLK引脚。

同步模式

解串器的PLL必须与串行器同步，才能接收有效数据。同步方式有两种：

• 快速同步：串行器可发送由6个“1”和6个“0”组成的特定SYNC模式，在接收到有效的SYNC1或SYNC2脉冲（宽度大于6个时钟周期）时，会发送1026个周期的SYNC模式，使解串器在确定的时间内锁定串行器信号。
• 随机锁定同步：解串器可以在不需要串行器发送特殊SYNC模式的情况下锁定数据流，适用于开环应用和热插拔情况。但由于数据流特性的影响，锁定时间会有所变化，且可能会出现重复多过渡（RMT）模式导致的误锁问题。解串器内部电路会检测误锁可能性，并在潜在误锁模式改变之前阻止LOCK输出变为有效。

数据传输模式

初始化和同步完成后，串行器从输入 (D{INO}-D{IN9}) 接受并行数据，并使用TCLK输入锁存数据。根据TCLK_R/F引脚选择的时钟边缘，对数据进行处理，并在内部添加起始位和停止位，然后以12倍TCLK频率从串行数据输出（DO±）发送序列化数据和附加时钟位。例如，当TCLK为66MHz时，串行速率为792Mbps，有效数据速率为660Mbps。

掉电模式

当不需要数据传输时，可使用掉电模式。串行器和解串器通过将PWRDN引脚置低进入低功耗睡眠模式。在掉电模式下，PLL停止工作，输出进入高阻态，降低了电源电流消耗。要退出掉电模式，需将PWRDN引脚置高，并重新初始化和同步设备。

高阻模式

当DEN引脚置低时，串行器进入高阻模式，其驱动器输出引脚（DO+和DO - ）进入高阻态；当REN引脚置低时，解串器进入高阻模式，其接收器输出引脚 ((R{Outo}-R{outg})) 和RCLK进入高阻态。但解串器的LOCK输出仍反映PLL的状态。

电气特性与参数

芯片组在不同的工作条件下具有特定的电气特性和参数，包括输入输出电压范围、电流、电容、时序要求等。例如，串行器的LVDS输出差分电压典型值为450mV，输出偏置电压为1.2V；解串器的差分阈值高电压为50mV，差分阈值低电压为 -50mV。在时序方面，TCLK和REFCLK都有特定的周期、占空比和转换时间要求。这些参数为工程师在设计电路和评估系统性能时提供了重要依据。

应用注意事项

差分走线和终端匹配

芯片组的性能受传输介质特性的影响。建议使用受控阻抗的介质，如平衡电缆（如双绞线）或差分走线，并在传输线的接收端进行终端匹配，以减少反射和信号失真。同时，要保持电缆或走线长度匹配，避免尖锐转弯和减少过孔数量，以降低信号延迟和偏移。

拓扑结构选择

根据具体应用需求，可选择不同的拓扑结构，如单端终端点对点连接、多点配置和多串行器/解串器在同一差分总线上的配置。不同的拓扑结构对终端电阻的要求和负载情况不同，需要根据实际情况进行选择和设计。

芯片启动过程

建议在电源电压升至至少3V后，再将SN65LV1023A和SN65LV1224B的PWRDNB引脚置为逻辑低电平，以确保芯片的正常启动和稳定工作。

静电保护

由于芯片的内置ESD保护有限，在存储或处理芯片时，应将引脚短接或放置在导电泡沫中，以防止MOS栅极受到静电损坏。

总结

SN65LV1023A和SN65LV1224B芯片组以其高速数据传输、低功耗、多种工作模式和良好的电气特性等优势，为电子工程师提供了一个可靠的高速数据传输解决方案。在设计应用中，工程师需要根据具体的应用场景和要求，合理选择芯片的工作模式、拓扑结构和电气参数，并注意差分走线、终端匹配、芯片启动和静电保护等问题，以确保系统的性能和稳定性。同时，德州仪器还提供了多种封装形式和合格版本，满足不同用户的需求。希望本文能对电子工程师在使用该芯片组进行设计和开发时有所帮助。