MOS器件变电场缩微原理详解

缩微原理MOS器件微小型化技术发展奠定了理论基础。等电场缩微要求电源电压与器件尺寸按相同比率缩小，但是，等电场并非是获得器件微小型化优越性的必需条件。自20世纪70年代以来，研制和生产的MOS集成电路沟道长度、栅氧化层厚度等几何尺寸持续缩小，但所用电源电压并不总是随器件尺寸同步缩小。例如，多个技术代集成电路曾连续采用5V电源，即：在MOS器件升级过程中，常常需要应用等电压缩微设计。一方面，这是由于在一定时期电子仪器往往要求使用特定电压的标准化电源。另一方面，在栅介质和半导体电学耐压特性允许范围内，由于尺寸缩小、电压恒定，使电场强度上升，可以增加载流子速度及晶体管跨导，从而提高集成电路运行速度。

在硅集成电路升级换代快速发展过程中，为优化集成电路的工艺设计，人们曾提出和应用多种不同缩微规则。1984年IBM 的研究者，提出适用较广的电场可变器件缩微理论。这种普适性较强的 MOS缩微规则可归纳为表7.2。

 

在表7.2所列的MOS晶体管几何与电源设计规则中，电源不再与沟道长度等几何尺寸同比缩小，而是选择两个比率因子进行调节。除仍用同一比率因子（k）缩小器件几何参数外，另选一个比率因子（a），使电场强度适度增加。两个因子的数值都大于1，但a≤k。电源电压和衬底掺杂浓度分别由两个因子的适当组合调节。电压缩变比a/k，变化小于晶体管尺寸缩微比。衬底掺杂浓度的变化因子为ak，即与等电场缩微条件相比，要求衬底更高掺杂浓度。这是因为，在电场强度增加及电压缩微比率小于尺寸缩微的情况下，为减小半导体耗尽层宽度，以与沟道长度变化相匹配，就必须更多通过增加杂质浓度实现。以更大倍率提高掺杂浓度，有利于避免高电场下的短沟道效应。

MOS 晶体管中厚度最薄的是栅介质层，也是电场强度最高的区域。作栅介质的SiO2薄膜，其本征电学击穿强度约为（1~3）×107V/cm，取决于制备工艺、氧化层厚度与缺陷密度等因素。早期MOS 晶体管栅介质中的电场强度远低于击穿强度，因而在缩小器件尺寸时，可以适度提高电场强度。这有益于增加反型沟道载流子密度，降低沟道电阻，提高晶体管跨导，提升集成电路工作频率。

除了栅介质电场，还应考虑半导体内的电场对载流子漂移速度的影响。通常在同样电源电压下，半导体内电场要小。硅的击穿强度比SiO2栅介质低约1～2个数量级，与掺杂浓度相关，在1017cm-3以下，约次（2~5）×105V/cm。在较大尺寸MOS器件中，实际工作电场通常低于击穿电场。在小尺寸器件中，局部电场虽有可能达到或超过击穿电场，但只要载流子加速路径上碰撞电离积分不超过1，器件仍可正常工作。电场对载流子速度的影响，依赖电场强度大小。表7.2中列出了两种情况，在较低电场下，载流子速度与电场强度增长呈正比，其比例常数就是迁移率。在高电场下，载流子速度则趋向饱和值，不再随电场变化。电子漂移速度达到饱和值（~1X107cm/sec）的电场约为5X104V/cm。对于这两种不同电场条件，按表7.2所列设计规则，缩微晶体管的电流、电路延时及功耗等参数变化不同。在载流子速度饱和条件下，电路延时的减小比率为1/k，与几何尺寸变化率相同。在较低电场，当载流子速度随电场线性变化时，电路延时以更大比率减小（1/ak），即电路可以获得更高工作频率。这是两种极端情况，中间情形应在两者之间。

由表7.2所列参数变化率可知，增加电场不利于降低功耗。从载流子速度线性变化区到饱和区，功耗变化比值由 a3/k2到a2/k2，都大于等电场缩微比例（1/k），功率密度增加，其范围在a3与a2之间。这与等电场缩微条件下的恒定功率密度形成显著差别。电场及功率增加，对超大规模集成电路芯片封装工艺和可靠性技术提出更高要求。

表7.2的缩微规则是适用范围较广的 MOS 器件普适缩微规则，实际上包含了等电场缩微和等电压缩微。如果a=1，就是等电场缩微规则，如表7.1所描述；如果a=k，则转化为等电压缩微规则，电压恒定，但电场强度以k倍率上升，并要求掺杂浓度以k2倍率增加。