如何解决集成电路功耗难题

CMOS 器件由于其突出的低功耗特性，成大规模集成电路技术主流。当CMOS芯片的器件集成密度逐渐上升到107、108以至1010/cm2时，工作频率也相应提高到干兆赫兹范围，芯片的功耗随之逐步增高。一方面，器件缩微造成静态漏电流上升。在250nm 技术器件中，单位沟宽漏电流约为 1nA/pm；在65 nm 高性能 CMOS 器件中，SD 漏电流则上升至102nA/pm 量级，因而使无效静态功耗显著增加。另一方面，电路工作频率提高，不仅使有源器件动态驱动功耗增加，也使互连RC损耗增加。在各种信息处理、存储等功能器件中，以微处理器功耗最大。以 Intel 系列微处理器芯片功耗 例，其第一代CMOS 微处理器芯片（386），它的集成度（含27.5万晶体管）虽然显著大于此前非CMOS 历代 MPU 芯片，但其功耗密度却降到最低。此后随着微处理器集成度与速度增长，芯片功耗密度从数瓦特每平方厘米，逐步攀升到近 100W/cm2。1994年面世的第一代 Pentium 芯片，集成320万晶体管，时钟频率75 MHz，功耗8 W，10年后 Pentium 4 芯片，集成约5500万晶体管，工作频率超过3GHz，功耗超过80W，有的产品达到115W。过高的功耗使芯片温度过度上升，以至使器件难以有效正常运行。对于今后大力发展的多芯片及其他异质器件构成的复合系统集成技术，功耗合理控制也是一个关键课题。物联网（IoT）、移动通信、人工智能等系统集成芯片要求更低功耗。

如何降低功耗已成为纳米 CMOS 和系统集成芯片技术演进的“瓶颈”难题。对于解决集成电路功耗难题，存在两种思路：一种为应用新设计、新材料、新工艺，减小器件静态与动态功耗；另一种在已有工艺条件下，根据芯片功能特点，折中选择功耗/速度要求不同的器件工艺，即较高功耗的高速高性能器件和较低速度的低功耗器件两大类工艺。对用于较大型系统中的高性能芯片，可以采用制冷等措施，避免芯片过高升温。对于2013—2028年期间，高性能和低功耗两类器件SD漏电流的最大允许值变化，在ITRS-2013路线图中，以图7.17（a）和（b）分别显示。由图7.17可见，为获得速度优化，高性能芯片需承受较大漏电流（100nA/um）与相应功耗。虽然近期低功耗器件可保持相当低漏电流（10pA/um）。但远期随着晶体管栅长缩短，平面晶体管或多栅立体晶体管的结区带间隧穿漏电流将增大。
 

 

功耗难题的有效解决，需要通过芯片制造、封装与设计技术多方面调节与创新。应用物理厚度较大的高k栅介质，可以显著减小栅介质隧穿漏电流。其他等效缩微技术也有益于减缓功耗危机。如何降低功耗成为集成电路设计的关键课题。在集成规模愈益增大的低功耗CMOS集成电路中，常常采用专门功耗管理电路，以降低芯片整体功耗。例如，利用“睡眠晶体管“技术，在芯片中让某些时刻无需工作的部分电路处于关闭状态，以显著降低芯片整体功耗。集成电路封装技术的改进也对解决功耗难题十分重要。通过多种技术的有机结合，近年研制和生产的多代高性能 MPU 芯片，虽然集成数以亿计的晶体管，功耗一般都可降低到100W以下。对于移动通信应用的低功耗芯片，更要求可减小到数瓦以下。工作频率与功耗之比（单位 MHz/W）是衡量微处理器芯片设计与制造品质的参数，对于高性能微处理器，其数值为60~100 MHz/W 范围，而有些低功耗器件可超过 200 MHz/W。

在纳米CMOS芯片演进中有重要作用的应变沟道载流子迁移率增强技术，既可以增大晶体管驱动电流，提高器件速度，也有益于降低芯片功耗。如图7.7所示，异质 SiGe源漏区等应变技术的不断改进，促使纳米CMOS芯片升级换代。但各种提高沟道载流子迁移率的应变技术已逐渐达到其极限。多年来研究者一直着力探索硅基高迁移率异质半导体沟道CMOS 技术。如果以具有高空穴迁移率的锗形成p沟器件，以高电子迁移率 InGaAs形成n沟器件，则这种硅基异质沟道CMOS 应具有优异速度特性，而且由于这两种半导体禁带较窄，可以在较低电压运行，更有益于降低器件功耗。近年这种异质结构 CMOS 技术的可行性研究取得进展。ITRS-2013 曾预计，2018年 InGaAs/Ge 异质沟道CMOS 集成芯片可能首次面世。表7.7显示I-V/Ge异质沟道器件与高性能-低功耗硅器件的速度/功耗性能对比，进一步研究将提供有关这种技术发展前景的更多数据。有关高迁移率异质沟道 MOS器件技术近年进展。