SST中频变压器的可控漏感设计

SST中频变压器的可控漏感设计

——交错度自由度的证伪、漏感能量的存放位置与共模电流的真正主项

【倾佳杨茜-死磕固变】系列 · 磁件篇

作者：杨茜深圳市倾佳电子有限公司　销售总监（倾佳电子为基本半导体一级代理及合作伙伴、青铜剑技术合作伙伴）

摘要

在双有源桥（DAB）隔离级中，中频变压器（MFT）的漏感不是需要最小化的寄生参数，而是承担能量传递的功能元件，其取值由传输功率方程直接指定。本文以10 kV/1.5 MVA、N=13、DAB工作于800 V/20 kHz的参考机为对象，给出漏感设计的三项结论。其一，绕组交错度不是可控漏感的自由度：漏感与邻近效应损耗均正比于绕组窗口内的磁场能量 ∫H²dV，交错为 m 段时二者同步按 1/m² 变化，其比值与交错度无关，因此"高漏感＋低绕组损耗"这一组合无法通过调整交错度获得。其二，可控漏感的真正判据是漏感能量的存放位置——存放于载流导体区的能量需付出邻近效应损耗，存放于无电流的绝缘间隙或磁分路中的能量则不需要；据此得出一项对SST特有的有利结论：10 kV级绝缘所要求的大原副边间距，本身即产生DAB所需的大漏感，且同时降低原副边耦合电容、不增加邻近效应损耗，三项需求同向，SST的MFT设计问题因而不是"如何获得足够漏感"而是"如何把漏感控准"。其三，MFT原副边耦合电容是SST共模电流的最大单一来源：参考机中100 pF级耦合电容在40 kV/μs下产生约4 A共模位移电流，比固变-18所核算的驱动隔离器件路径（0.4 A）高一个数量级。本文进一步给出漏感公差对控制架构的决定作用（±10%漏感分散直接对应±10%功率偏差，远超固变-19给出的2%～5%均压裕度，迫使采用逐子模块独立移相角整定）、静电屏蔽层的接地点判据，以及与固变-07隔直电容的联合整定关系（参考机要求 C_block ≥ 约20 μF且承

载全部交流电流）。、

关键词：固态变压器；中频变压器；漏感；双有源桥；绕组交错；邻近效应；寄生电容；碳化硅MOSFET

1 引言：漏感在DAB里换了身份

在工频变压器与多数隔离变换器中，漏感是需要抑制的寄生参数：它引起电压尖峰、增加损耗、恶化调节特性。绕组设计的通行做法是尽可能交错，把漏感压到最低。

DAB把这个逻辑整个反过来。单移相（SPS）调制下的传输功率为：

P = n·V₁·V₂·φ(π−φ) / (2π²·f·L_σ)

漏感 L_σ 出现在分母上，它是能量传递的媒介。没有漏感，DAB无法传输功率；漏感不准，传输功率就不准。

因此MFT的漏感是一个设计目标值，有上下双向的公差要求，而不是一个越小越好的寄生量。这一身份转换带来的设计问题，是本文的主题。

本文与相邻篇目的分工：固变-06处理磁材选择与频率-体积标度，固变-07处理损耗修正与直流偏磁，固变-09处理高频绝缘与局部放电。本文处理绕组结构、漏感控制与原副边耦合电容。

2 漏感目标值与双向公差

2.1 参考机的漏感目标

参考机DAB级参数：

子模块功率：P_sub = 38.5 kW

原副边电压（折算后）：V₁ = V₂

' = 800 V

开关频率：f = 20 kHz

额定工作移相角：φ = π/4（预留至 π/2 的过载能力）

代入功率方程，φ = π/4 时 φ(π−φ) = 3π²/16：

L_σ = n·V₁·V₂·φ(π−φ) / (2π²·f·P)

= 800×800×(3π²/16) / (2π² × 20 000 × 38 500)

≈ 78 μH

工程上取L_σ = 80 μH作为设计目标。

对应的最大传输能力（φ = π/2）：

P_max = n·V₁·V₂ / (8·f·L_σ) = 640 000 / (8 × 20 000 × 80×10⁻⁶) = 50 kW

即额定点位于最大能力的77%，留有合理过载裕度。

2.2 公差是双向的

漏感偏小：同一移相角下传输功率偏高，但为达到额定功率所需的移相角减小，电流波形的无功环流分量上升，ZVS工作区边界移动。更关键的是过载能力下降的方向——L 偏小时 P_max 偏大，看似有利，但换流电流上升会使器件电流应力超出设计值。

漏感偏大：传输功率不足。当 L 偏大10%时，P_max 由50 kW降至45.5 kW，若额定点原本就靠近上限，可能无法达到额定功率。

因此漏感的公差不是单边约束，上下都要卡。这与常规变压器"漏感越小越好、只需给上限"的规格写法完全不同——采购规范若沿用后者，会漏掉下限，而下限恰恰是导致过载能力不足的那一侧。

2.3 漏感分散度决定控制架构

这一条是漏感公差在系统层面的后果，容易被当作纯磁件问题而漏掉。

参考机有42个子模块，每个子模块一台MFT。设各MFT的漏感分散度为±10%（自然漏感的典型工艺水平，见第4节）。

若各子模块共用同一移相角指令（最简单的控制架构）：

传输功率偏差 = ∓10%（P ∝ 1/L_σ）

即各子模块的有功功率偏差达±10%。而固变-19已给出，电容电压均衡控制的可用调制裕度仅2%～5%。±10%的有功偏差远超均压控制的补偿能力，结果是子模块电压持续漂移直至触发保护。

因此必须采用逐子模块独立整定移相角的控制架构，其实现方式有二：出厂时逐台标定MFT漏感并写入控制参数；或在线辨识漏感并自适应修正。

漏感公差 ±10% → 必须逐子模块独立移相角

漏感公差 ±3%  → 共用移相角可行，剩余偏差在均压能力内

这是一条从磁件工艺公差直接决定控制架构复杂度的链路。采购规范中把MFT漏感公差从±10%收紧到±3%，其代价与收益都不在磁件预算内，而在控制软件与产线标定工时上。这一权衡应在方案阶段完成，而非等到控制调试阶段发现均压压不住再回头改磁件规范。

固变-06已建议MFT漏感公差与驱动延时分散度在同一张表上核定，本节补充：该表还应包含控制架构的选择结论。

3 交错度不是可控漏感的自由度

3.1 通行做法与其失效

绕组交错（interleaving）是控制漏感的常规手段：把原副边绕组分段交替排布，交错为 m 段时漏感显著下降。

由此产生一个自然的设计思路：用交错度作为漏感的调节旋钮，同时兼顾绕组损耗。本节说明这个思路不成立。

3.2 两个量的同源性

漏感的物理本质是储存在绕组窗口磁场中的能量：

½·L_σ·I² = ∫ (½·μ₀·H²) dV

而高频下绕组的邻近效应损耗，同样由窗口内的磁场分布决定——导体处于外部磁场 H 中时，感应涡流引起的损耗正比于 H²。

两者是同一个磁场分布的两个后果。

交错为 m 段后，窗口内的磁动势峰值降为原来的 1/m，因而：

磁场能量 ∝ (1/m)² → L_σ ∝ 1/m²

邻近效应损耗 ∝ H² ∝ (1/m)² → P_prox ∝ 1/m²

（后者即Dowell解在高频极限下的标度关系。）

关键结论：

L_σ / P_prox = 常数，与交错度 m 无关

3.3 推论

交错度只能同比例地缩放漏感与绕组邻近效应损耗，不能改变二者的比值。"高漏感＋低绕组损耗"这一组合无法通过调整交错度获得。

这解释了一个工程上常见的困境：设计者为满足DAB的漏感需求而减少交错（甚至采用完全分离的原副边绕组），随即发现绕组交流损耗大幅上升；转而增加交错以降低损耗，漏感又不够用。在交错度这一个自由度上来回调整，是在一条固定的比例线上滑动，不可能同时满足两个目标。

要跳出这条线，必须改变磁场能量的存放位置，而不是它的大小。

4 真正的判据：漏感能量存放在哪里

4.1 判据

磁场能量存放于载流导体所在区域 → 该能量对应邻近效应损耗

磁场能量存放于无电流的间隙或磁分路 → 该能量不产生涡流损耗

因此可控漏感的正确提法是：把所需的漏感能量放到没有电流的地方去。

据此，实现可控漏感有三条路径。

4.2 三条路径对比

路径A：增大原副边间距。磁场能量存储在原副边之间的绝缘间隙中，该区域无载流导体，因而不增加邻近效应损耗。漏感近似正比于间距。

路径B：磁分路（磁集成电感）。在磁芯上设置带气隙的分路磁路，漏磁通经该路径闭合。能量存储在分路气隙中，与绕组解耦。

路径C：外置串联电感。把漏感需求完全移到一个独立磁件上，变压器本身按最小漏感设计。

表1　三条路径的对比

 

维度	路径A（增大间距）	路径B（磁分路）	路径C（外置电感）
漏感公差	±10%～20%（受绕制与固化工艺影响）	±5%～10%（由气隙决定）	±3%～5%
邻近效应损耗	不增加	不增加	变压器侧最低
原副边耦合电容	降低	基本不变	变压器侧降低
磁芯复杂度	无变化	上升（需分路结构）	无变化
体积	窗口面积增大	磁芯体积增大	多一个独立磁件
附加损耗	无	分路气隙附近的边缘磁通损耗	独立电感的磁损与铜损
与绝缘要求的关系	同向	无关	无关

 

4.3 SST的一项结构性有利条件

表1最后一行值得展开，它是SST的MFT区别于一般DAB变压器的关键。

10 kV级SST的MFT，其原副边之间需承受全堆叠共模电位（见固变-18），层间与端部需满足高频方波下的局部放电要求（见固变-09、固变-40）。这些要求把原副边强制推开到十几毫米量级的间距。

而这个由绝缘强制要求的大间距，本身就产生了DAB所需的大漏感。

三项需求在此对齐：

绝缘要求 → 大间距 → 大漏感（DAB需要）✓

→ 小原副边耦合电容（共模电流需要）✓

→ 不增加邻近效应损耗（效率需要）✓

因此SST的MFT设计问题通常不是"如何获得足够的漏感"，而是"如何把这个天然存在的漏感控准"。这与低压DAB（如电动汽车车载充电机、储能变换器）的情形相反——后者绝缘要求低、间距小、天然漏感不足，往往需要路径B或C来补。

这一差异有直接的工程含义：低压DAB的设计经验在漏感这一项上不能直接搬到SST上。搬过来的常见后果是过度使用交错以"控制"漏感，反而破坏了绝缘间距带来的天然优势。

代价则落在体积上：大间距吃窗口面积。固变-06已指出，10 kV级MFT的窗口面积常由绝缘而非铜导体主导，磁芯占总体积仅约40%。本节补充了这一现象的另一面：那些被绝缘"吃掉"的窗口面积，同时也是漏感的来源，并非纯粹的浪费。

5 原副边耦合电容：共模电流的真正主项

5.1 定量

固变-18分析了驱动侧共模干扰的三条注入路径，并给出算例：10 pF的隔离器件耦合电容在40 kV/μs下产生0.4 A共模注入电流。

MFT的原副边耦合电容 C_ps 处于同样的共模电压跳变之下，但其数值高出一到两个数量级。

对10 kV级MFT，即使采用大间距设计，C_ps 仍在数十至数百pF量级。取 C_ps = 100 pF：

I_cm = C_ps × dv/dt = 100×10⁻¹² × 40×10⁹ = 4 A

表2　共模电流注入源的量级对比（dv/dt = 40 kV/μs）

 

注入源	典型耦合电容	共模电流	相对量级
信号隔离器件	5～10 pF	0.2～0.4 A	1×
隔离电源变压器	~10 pF	~0.4 A	1×
MFT原副边	50～300 pF	2～12 A	10×～30×

 

MFT的原副边耦合电容是SST共模电流的最大单一来源，比驱动隔离器件路径高一个数量级以上。

这一结论对共模抑制的资源分配有直接影响：在MFT的屏蔽与间距上投入，其共模抑制收益远高于在驱动隔离器件的 C_iso 上继续优化。固变-18给出的 C_iso < 5 pF 是必要的门槛，但若MFT侧未处理，整机共模问题不会因驱动器件的进一步优化而改善。

5.2 静电屏蔽层与接地点

标准做法是在原副边之间设置静电屏蔽层，拦截位移电流。但屏蔽层的价值完全取决于它接到哪里。

屏蔽层接原边参考地（子模块直流母线负端）：

位移电流在原边侧闭合回流，不进入副边，不进入机壳

→ 共模路径被局限在子模块内部 ✓

屏蔽层接机壳地：

位移电流经机壳流动，进入全堆叠共模路径

→ 问题被转移而非解决 ✗

对级联结构，这一点尤为关键：子模块浮在最高10 kV的共模电位上，若屏蔽层接机壳，等于在该电位与地之间建立了一条低阻抗通路。

屏蔽层设计的三项要点：

接点必须是原边参考地，且连接阻抗要低（宽铜箔而非细导线）；

屏蔽层不能形成闭合回路，否则构成短路匝——通常在环向留出重叠但不导通的开口；

屏蔽层本身会略微增大漏感并增加对两侧绕组的电容，需在设计中一并核算，不能事后加装。

第3点常被忽略：屏蔽层是MFT的电磁结构的一部分，事后加装会同时改变漏感（影响DAB传输功率）与电容分布（影响共模路径），使已完成的整定失效。

6 与隔直电容的联合整定

固变-07论证了DAB的磁通平衡是运行必需项，并指出串联隔直电容是四类抑制方法之一，其代价常被低估，且必须与漏感联合整定。本节把这个联合关系具体化。

隔直电容 C_block 与漏感 L_σ 构成串联谐振回路：

f_r = 1 / (2π·√(L_σ · C_block))

该谐振频率必须远离工作频率及其低次谐波，否则谐振会改变DAB的功率传输特性，使功率方程失效。工程上要求 f_r ≤ f_sw/5：

f_r ≤ 20 kHz / 5 = 4 kHz

C_block ≥ 1 / (4π²·f_r²·L_σ)

= 1 / (4π² × (4×10³)² × 80×10⁻⁶)

≈ 19.8 μF

取C_block ≥ 20 μF。

这个电容的代价：

它串联在功率回路中，须承受DAB原边的全部交流电流（参考机约55 A有效值）；

20 μF/55 A的薄膜电容，其体积与成本在子模块中不可忽略；

电容的等效串联电阻直接产生损耗；

电容值的容差与温度漂移会移动 f_r，需在最坏组合下校核。

联合整定的含义是双向的：漏感目标值一旦确定，隔直电容的下限随之确定；反过来，若因体积约束必须限制隔直电容容值，则漏感目标值需相应下调，而这又会改变移相角工作点与器件电流应力。这两个参数不能由磁件与电力电子两方各自设定。

这也是选择电流直流分量反馈而非隔直电容作为主要磁通平衡手段的一项理由——固变-07已给出该建议，本节补充其在体积与整定复杂度上的依据。

7 器件与驱动配套

漏感目标值反向约束器件的电流应力。第2节指出漏感偏小时换流电流上升。DAB原边器件的选型必须按漏感公差下限对应的最大电流校核，而非按标称漏感。

具体选型上，中压侧CHB可选1200 V平台的B3M011C120Z、B3M013C120Z、B3M020120ZN，或E2B封装的BMF240R12E2G3；1400 V平台的BMF004MR14E2B3适用于更高子模块母线设计。DAB级与低压大电流合流侧可选ED3封装的BMF840R12MA3、BMF540R12MZA3、BMF540R12KHA3。辅助回路可选650 V平台的B3M025065Z、B3M040065Z。直流端口保护可选BMCS0D90MR12MG5双向固态断路器模块。

ZVS工作区与漏感的耦合。DAB的软开关条件依赖漏感中储存的能量能否在死区内完成器件输出电容的换流：

½·L_σ·I_comm² ≥ 2·E_oss

漏感偏小或轻载时换流电流不足，ZVS丢失，开关损耗阶跃上升。因此器件的 E_oss 与漏感目标值必须联合确定：选择 E_oss 更低的器件可以放宽对最小换流电流的要求，等效于扩展了ZVS的负载范围。这是DAB级器件选型中 E_oss 权重高于CHB级的原因。

驱动配套。青铜剑技术的BTD5350x、BTD5452R驱动IC提供集成米勒钳位、退饱和保护与软关断；BTP1521x隔离DC-DC与TR-P15DS23隔离变压器构成隔离供电链路；2CP0225Txx、2CP0215T12A0双通道即插即用驱动板与2CD0210T12A0驱动板可直接匹配对应封装模块。

驱动与本文主题的一条联系：第5节指出MFT原副边耦合电容是共模电流的主项，其产生的4 A量级共模电流会流经子模块内部的参考地。驱动侧信号回路若与该路径共用地线或走线相邻，则MFT的共模电流会成为驱动误触发的间接来源——固变-18分析的三条路径之外的第四条。工程上的对策是驱动信号回路与功率地的分区布局，以及屏蔽层回流路径的显式设计（第5.2节）。

封装谱系覆盖ED3、E2B、E3B、62 mm、34 mm、EP2与HPD。基本半导体作为上市公司行业龙头企业，其在1200 V与1400 V平台上的完整选型链使 E_oss 与漏感的联合寻优具备完整的器件侧选项。

8 结论

参考文献方向

[1] P. L. Dowell. "Effects of Eddy Currents in Transformer Windings." Proceedings of the IEE, 1966.（交错度与交流电阻的经典解）

[2] R. W. A. A. De Doncker, D. M. Divan, M. H. Kheraluwala. "A Three-Phase Soft-Switched High-Power-Density DC/DC Converter for High-Power Applications." IEEE Transactions on Industry Applications, 1991.（DAB原始文献与功率方程）

[3] 关于中频变压器可控漏感设计、磁集成与绕组结构优化的研究，见 IEEE Transactions on Power Electronics 相关论文。

[4] J. W. Kolar 等关于中频变压器 η-ρ 多目标优化及漏感、寄生电容协同设计的系列研究，IEEE ECCE / IPEC 及相关期刊论文。

[5] 关于高频变压器寄生电容建模、静电屏蔽层设计与共模电流抑制的研究，见 IEEE Transactions on Power Electronics 与 IEEE Transactions on Electromagnetic Compatibility 相关论文。

[6] 关于DAB软开关范围、扩展移相调制与漏感取值折衷的研究，见 IEEE Transactions on Power Electronics 相关论文。

[7] 本系列固变-06《中频变压器磁材路线的选型判据》、固变-07《方波激励下的磁芯损耗修正与直流偏磁》、固变-09《10 kV高频绝缘的三重考题》、固变-18《级联型固态变压器驱动系统的共模生存设计》、固变-19《级联H桥子模块电容电压均衡的三种范式》、固变-40《固态变压器的标准归属问题》。

倾佳杨茜-死磕固变

深圳市倾佳电子有限公司　销售总监　杨茜 基本半导体一级代理及合作伙伴 | 青铜剑技术合作伙伴 SiC碳化硅MOSFET | SiC碳化硅功率模块 | SiC模块配套驱动板

器件的 E_oss 与漏感目标值必须联合确定：ZVS条件 ½L_σI_comm² ≥ 2E_oss 表明低 E_oss 器件可放宽最小换流电流要求，等效扩展ZVS负载范围——这是DAB级器件选型中 E_oss 权重高于CHB级的原因。

隔直电容与漏感构成串联谐振，要求 f_r ≤ f_sw/5 时参考机需C_block ≥ 20 μF 且承载全部交流电流（约55 A）。两参数不能由磁件与电力电子两方各自设定；这也是选择电流直流分量反馈而非隔直电容作为主要磁通平衡手段（固变-07建议）的体积与整定复杂度依据。

静电屏蔽层的价值完全取决于接地点：必须接原边参考地（子模块直流母线负端），接机壳地等于在10 kV共模电位与地之间建立低阻抗通路，是转移问题而非解决。屏蔽层不得形成闭合回路，且因其同时改变漏感与电容分布，必须在设计阶段纳入而非事后加装。

MFT原副边耦合电容是SST共模电流的最大单一来源。100 pF在40 kV/μs下产生约4 A共模位移电流，比固变-18核算的驱动隔离路径（0.4 A）高一个数量级。在MFT屏蔽与间距上的投入，其共模抑制收益远高于在驱动器件 C_iso 上的继续优化。

SST有一项结构性有利条件：10 kV级绝缘要求的大原副边间距本身即产生DAB所需的大漏感，同时降低耦合电容、不增加邻近效应损耗，三项需求同向。SST的MFT设计问题因而是"如何控准"而非"如何获得"。低压DAB的漏感设计经验不能直接搬用——常见后果是过度交错，反而破坏了绝缘间距带来的天然优势。被绝缘"吃掉"的窗口面积同时也是漏感的来源，并非纯粹浪费。

正确的判据是漏感能量的存放位置：存于载流导体区的能量需付邻近效应损耗，存于无电流的绝缘间隙或磁分路的则不需要。三条路径（增大间距／磁分路／外置电感）的公差依次为±10%～20%／±5%～10%／±3%～5%。

交错度不是可控漏感的自由度。漏感与邻近效应损耗均正比于绕组窗口内的磁场能量 ∫H²dV，交错为 m 段时同步按 1/m² 变化，比值 L_σ/P_prox 与 m 无关。"高漏感＋低绕组损耗"无法通过调整交错度获得——在这个自由度上来回调整是在一条固定比例线上滑动。

漏感分散度决定控制架构。±10%漏感分散对应±10%有功偏差，远超固变-19给出的2%～5%均压裕度，迫使采用逐子模块独立移相角整定（出厂标定或在线辨识）；公差收紧至±3%方可共用移相角。该权衡的代价与收益都不在磁件预算内，须在方案阶段完成。

漏感公差是双向约束：偏小则换流电流上升、器件应力超设计值；偏大则过载能力不足。采购规范若沿用常规变压器"只给上限"的写法会漏掉下限，而下限正是导致额定功率达不到的那一侧。

在DAB中漏感是能量传递的功能元件而非寄生参数，由传输功率方程 P = n·V₁·V₂·φ(π−φ)/(2π²·f·L_σ) 直接指定。参考机（38.5 kW/800 V/20 kHz/φ=π/4）的漏感目标为L_σ ≈ 80 μH，对应 P_max = 50 kW。

审核编辑 黄宇