详解SiGe源漏区PMOS压应变沟道工艺及工作原理

早就有人研究应用 Si1-xGex优化PMOS 器件的源漏区浅结工艺，但当初着眼点在于提高注入硼杂质激活率，降低源漏区串联电阻。自2002年以来，SiGe/Si 异质外延源漏区成功用于局部应变沟道 PMOS 器件，提高空穴迁移率，对纳米CMOS 技术进步发挥了重要作用。图8.10显示应用选择外延技术，形成 PMOS 晶体管Si1-xGex源漏区的主要工艺步骤。在Si1-xGex选择外延以前，按CMOS 基本工艺先后在硅片上形成 STI 隔离、阱区与沟道区掺杂、栅介质及栅电极等工艺，直至 PMOS晶体管的轻掺杂源漏区。然后应用各向异性刻蚀技术，刻蚀接触区源漏，如图8.10（a）所示。接着以选择外延技术，在源漏区异质外延生长适当组分比的Si1-xGex，如图8.10（b）所示。最后对 PMOS 源漏区及多晶硅栅进行高浓度硼掺杂，并形成 NiSi 金属硅化物接触，如图8.10(c）所示。在这种 PMOS 晶体管结构中，由于受到两侧Si1-xGex较大原子间距晶格的挤压，沟道区的硅晶格发生压应变。90nm 器件源漏区中锗的组分力17%，此后各技术代 SiGe 源漏区外延工艺逐步改进，锗含量逐步增加。锗原子组分越高，硅沟道区产生的压应变越大。沟道应变大小还受 SiGe源漏区尺寸及其与硅沟道区的距离有关。沩使硅沟道区产生较大晶格应变，SiGe外延区应尽可能靠近沟道区。由于这种异质源漏区形成工艺是通过选择外延技术，把 SiGe 晶体材料镶嵌到刻蚀出的源漏区中，因而也被称为嵌人式SiGe 源漏区工艺（embedded SiGe，eSiGe) 。

与应变沟道中电子导带变化一样，晶格应变也必然引起价带变化。图8.11（a）和（b）分别为正常硅晶体与应变硅晶体中，MOS晶体管沟道平面方向的简化价带结构示意图。原先在波矢（K）空间原点相重合（即简并）的轻空穴带和重空穴带，在双轴张应变或单轴压应变的硅晶体中将分离，形成轻重空穴带顶之间的能量间隔（ALH-HW），空穴将向能量最低的价带转移。由于两个空穴带简并消失、间隔增大，导致带间散射减弱，从而有利于提高空穴迁移率。而且晶格应变造成的晶格电势变化，改变E（k）曲线形状，使价带顶附近空穴带的曲率增大，表明该处相应空穴有效质量减小，变成了“轻空穴”。这正是压应变硅沟道空穴迁移率显著增加的主要原因。

图8.12显示的空穴迁移率随有效垂直电场变化曲线，为 Intel 公司的实验结果。该实验中源漏区组分为 Sio.83Geo.17，PMOS 晶体管栅氧化层厚度1.2nm，沟道长度为50nm。图中数据显示，与无应变硅器件的空穴迁移率普适曲线相比，应变硅沟道中空穴迁移率增加大于 50%。图中还给出两组其他研究者的双轴应变实验数据，可见在较高电场下空穴迁移率得不到增强。但在由Si1-xGex源漏区形成的单轴应变硅沟道中，较高垂直电场下，空穴有效迁移率增强效应仍能保持。对于沟道长度50nm 的上述单轴应变沟道 PMOS晶体管，线性区和饱和区的驱动电流增加值分别大于50%和 25%。在1.2V电源电压下，对于高阈值器件，关态漏电流为 40 nA/um，开态驱动电流可达700uA/um；对于低阈值器件，关态漏电流为 400nA/um，开态驱动电流可提高到800uA/um。

除了镶嵌 SiGe源漏区，也可应用薄膜覆盖等其他技术形成压应变硅沟道。两者结合，可以获得更大沟道晶格压应变。理论分析和实验结果证明，应变硅技术可以使空穴迁移率比电子达到更大增长。图8.13为 Thompson 等人根据PMOS 器件实验及理论模拟计算，得到的硅空穴迁移率随晶格应变的增强比值。图中列出的多人单轴实验数据与该工作结果相符甚好。由图8.13可见，1%晶格应变有可能使沟道空穴迁移率增长多倍。一些双轴应变实验结果却显示较低的迁移率增强比。