3.3V ECL可编程延迟芯片MC100EP195：特性、应用与操作指南

大家好，今天要给大家详细介绍一款功能强大的芯片——MC100EP195，这是一款专为时钟去偏斜和时序调整而设计的可编程延迟芯片（PDC）。

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一、基本特性

1. 延迟功能

MC100EP195 能为差分 NECL/PECL 输入转换提供可变延迟。其延迟部分由可编程的门和多路复用器矩阵构成。它的延迟增量具有约 10ps 的数字可选分辨率，净范围可达 10.2ns。所需延迟由 10 个数据选择输入 D[9:0]的值选定，并由 LEN（引脚 10）控制。当 LEN 为低电平时，可实现通过 D[9:0]进行实时延迟值的透明加载模式；LEN 从低电平到高电平的转换会锁定并保持当前值，不受 D[10:0]后续变化的影响。表 6 和图 4 展示了不同抽头数（对应 D0（LSB）到 D9（MSB））的近似延迟值。

由于该芯片采用多路复用器链设计，因此具有 2.2ns 的固定最小延迟。另外，还提供了一个额外的引脚 D10，用于控制引脚 14 和 15（CASCADE 和 CASCADE）。在级联多个 PDC 以增加可编程范围时，这些引脚也由 LEN 锁存，级联逻辑可实现对多个 PDC 的完全控制。将 D[0:9]从全“1”状态（SETMAX 为低电平）切换到全“0”状态（SETMAX 为高电平），延迟将增加相当于“D0”的最小增量。

2. 输入阈值控制

选择输入引脚 D[10:0]可通过 (V{EF})（引脚 7）和 (V{CF})（引脚 8）之间的互连组合，对 LVCMOS、ECL 或 LVTTL 电平信号进行阈值控制：

• 对于 LVCMOS 输入电平，让 (V{CF}) 和 (V{EF}) 悬空。
• 对于 ECL 操作，将 (V{CF}) 和 (V{EF})（引脚 7 和 8）短接。
• 对于 LVTTL 电平操作，将 1.5V 电源参考连接到 (V{CF})，并让 (V{EF}) 引脚悬空。对于 3.3V 电源，可通过在 (V{CF}) 和 (V{EE}) 之间放置一个 2.2kΩ 的电阻来实现 1.5V 参考电压连接到 (V_{CF}) 引脚。

3. VBB 引脚

VBB 引脚是内部生成的电压源，仅为本设备可用。在单端输入条件下，未使用的差分输入连接到 VBB 作为开关参考电压，VBB 也可对交流耦合输入进行再偏置。使用时，需通过 0.01μF 电容器对 VBB 和 (V{CC}) 进行去耦，并将电流源或吸收限制在 0.5mA。不使用时，(V{BB}) 应保持悬空。

4. 其他特性

• 100 系列具备温度补偿功能。
• 最大输入时钟频率典型值大于 1.2GHz。
• 可编程范围为 0ns 至 10ns，延迟范围为 2.2ns 至 12.2ns，以 10ps 为增量。
• PECL 模式工作范围：(V{CC}=3.0V) 至 3.6V，(V{EE}=0V)；NECL 模式工作范围：(V{CC}=0V)，(V{EE}=-3.0V) 至 -3.6V。

二、引脚说明

1. 引脚功能

芯片提供了多种引脚，以实现不同的功能，如 D[0:9]用于 LVCMOS、LVTTL、ECL 输入，D[10]有特定控制功能；非反相差分输入引脚内部有 75kΩ 电阻连接到 (V{EE})；(V{CF}) 用于 LVCMOS、ECL 或 LVTTL 输入模式选择等。具体引脚功能可参考表 1。

2. 控制引脚

控制引脚（如 EN、LEN、SETMIN、SETMAX、D10）在不同状态下具有不同的功能，例如 EN 引脚为低电平时输入信号可传播到输出，为高电平时输出保持逻辑低状态；LEN 引脚为低电平时可进行实时延迟值的透明加载模式，为高电平时锁定延迟值等。详细功能可查看表 2。

3. 输入接口模式

通过 (V{CF}) 和 (V{EF}) 引脚的不同连接方式，可实现 ECL、LVCMOS、LVTTL 等不同的输入模式，具体连接方式见表 3。

三、电气特性

1. 最大额定值

芯片有一系列的最大额定值参数，如正模式电源、负模式电源、输入电压、连续浪涌电流、工作温度范围、热阻等。超过这些额定值可能会损坏设备，影响其功能和可靠性。表 7 给出了详细的最大额定值参数。

2. DC 特性

在 PECL（(V{CC}=3.3V)，(V{EE}=0V)）和 NECL（(V{CC}=0V)，(V{EE}=-3.3V)）模式下，芯片具有不同的 DC 特性，如电源电流、输出高电压、输出低电压、参考电压等，这些特性在不同温度下会有所变化，具体数值可参考表 8 和表 9。

3. AC 特性

芯片的 AC 特性包括输入到输出的传播延迟、可编程范围、步进延迟、时钟抖动等。这些特性在不同工作条件下也有相应的参数要求，测量时需使用特定的源和负载条件，具体参数见表 10。

四、级联应用

1. 级联原理

为增加 EP195 的可编程范围，芯片内部包含级联电路，无需外部门电路即可实现多个 EP195 的级联，每增加一个 EP195 仅需多一个地址线。不过，级联多个可编程延迟芯片会增加可编程范围，但同时也会导致最小延迟变长。

2. 级联方案

图 6 展示了两个 EP195 级联的互连方案，D10 输入是级联控制引脚。当 D10 被断言时，表明需要比单设备更大的可编程范围，此时输出引脚 CASCADE 变为高电平，引脚 CASCADE 变为低电平。地址 A11 可用于为下一个 EP195 生成级联输出，对于 2 设备配置，A11 不是必需的。

3. 级联延迟分析

表 11 给出了两个 EP195 级联时的延迟时间，通过控制输入引脚的值可以获得不同的总延迟值。若要扩展到更多设备的级联，只需将下一个芯片的 D10 引脚连接到地址总线，并将 CASCADE 输出以相同方式连接到下一个芯片，同时增加一条地址总线用于级联控制。

五、多通道去偏斜应用

在高速系统中，阻抗和电缆长度的细微差异会导致较大的时序偏斜。EP195 最实用的应用之一就是多通道延迟匹配，可将每个信号通道通过一个 EP195，以一个信号通道为参考，其他 EP195 用于调整延迟，从而消除时序偏斜，使高速系统的各通道信号时序更加精准。

六、订购信息

芯片提供了不同的封装形式（如 LQFP - 32、QFN - 32）和包装数量（如每托盘 250 个、每卷带 2000 个等）供用户选择，具体订购信息可参考文中相关表格。同时，还提供了一些应用笔记，如 AND8001/D（奇数计数器设计）、AND8002/D（标记和日期代码）等，方便用户进一步了解芯片。

以上就是关于 MC100EP195 可编程延迟芯片的详细介绍。在实际设计中，大家是否遇到过类似芯片在级联或多通道应用中的难题呢？欢迎讨论交流。