onsemi NB3N1200K和NB3W1200L时钟缓冲器深度解析

作为电子工程师，我们在设计中经常会遇到时钟信号分配和处理的问题。今天我要给大家详细介绍onsemi的两款高性能时钟缓冲器：NB3N1200K和NB3W1200L，希望能帮助大家在实际项目中更好地应用这两款器件。

文件下载：NB3N1200K-D.PDF

产品概述

NB3N1200K和NB3W1200L是符合DB1200Z和DB1200ZL标准的差分时钟缓冲器，主要用于与PCIe兼容的源时钟合成器配合工作，为多个设备提供点对点时钟。它们能够为Intel® QuickPath Interconnect（Intel QPI & UPI）、PCIe Gen1/Gen2/Gen3/Gen4、SAS、SATA和Intel Scalable Memory Interconnect（Intel SMI）等应用分配参考时钟。

这两款器件的VCO经过优化，支持100 MHz和133 MHz的频率操作。其中，NB3N1200K采用HCSL缓冲器类型，而NB3W1200L采用低功耗NMOS推挽缓冲器类型。

产品特性

• 多通道输出：提供12对差分时钟输出。对于NB3N1200K，输出为0.7 V HCSL兼容；对于NB3W1200L，输出为低功耗NMOS推挽兼容。
• 频率优化：针对100 MHz和133 MHz的工作频率进行了优化，能够满足下一代PCIe Gen2/Gen3/Gen4和Intel QPI & UPI的相位抖动要求。
• 低延迟和低抖动：采用伪外部反馈拓扑，实现了低输入到输出的延迟变化。最大输出到输出的偏斜性能为50 ps，最大周期到周期抖动（PLL模式）为50 ps。
• 可配置性：支持SMBus可编程配置，允许在单个控制网络中使用多个缓冲器。PLL可以旁路配置，用于PLL或扇出操作，并且PLL带宽可配置。
• 电源和温度范围：工作电压为3.3 V ±5%，环境工作温度范围为0°C至+70°C。

引脚说明

NB3N1200K引脚

引脚编号	引脚名称	类型	描述
2			PLL接地
3			参考电流，对于100 Ω走线，使用RREF = 475 Ω，1%的电阻
4		I, SE	输入/输出频率选择（FS），外部上拉或下拉电阻选择频率
		I, SE	用于选择PLL带宽或旁路模式的三电平输入
9	CLK_IN		0.7 V差分互补输入
11			3.3V LVTTL输入，用于选择地址，三电平输入
13		I/O	SMBus从时钟输入
15	FB OUT	O, DIF	真反馈输出引脚，需要端接
21 - 64	DIF_x, DIF_x#	O, DIF	0.7 V差分时钟输出
	OE_x#	I, SE	3.3 V LVTTL有源低电平输入，用于启用相应的DIF输出对
EP	Exposed Pad	Thermal	与芯片热连接，用于散热，必须连接到接地的散热通道

NB3W1200L引脚

引脚编号	引脚名称	类型	描述
1	VDDA	3.3 V	PLL的3.3 V电源
2	GNDA	GND	PLL接地
4	100M_133M#	I, SE	输入/输出频率选择，高电平为100 MHz输出，低电平为133 MHz输出
5	HBW_BYPASS_LBW#	I, SE	用于选择PLL带宽或旁路模式的三电平输入
6	PWRGD / PWRDN#	I	3.3 V LVTTL输入，用于上电或下电设备
9 - 10	CLK_IN, CLK_IN#	I, DIF	0.7 V差分输入
11 - 14	SA_0, SA_1	I	3.3 V LVTTL输入，用于选择地址，三电平输入
12 - 13	SDA, SCL	I/O	SMBus数据和时钟输入
17 - 64	DIF_x, DIF_x#	O, DIF	0.7 V差分时钟输出
	OE_x#	I, SE	3.3 V LVTTL有源低电平输入，用于启用相应的DIF输出对
EP	Exposed Pad	Thermal	与芯片热连接，用于散热，必须连接到接地的散热通道

电气特性

最大额定值

• 电源电压：最大4.6 V
• 存储温度：未提及具体范围
• 热阻：22 °C/W

DC工作特性

• 3.3 V核心电源电压：在3.3 V ±5%范围内
• 输入高电压：CLK_IN/CLK_IN#高电平为600 mV
• 输入低电压：CLK_IN/CLK_IN#低电平为-300 mV至300 mV
• 输出高电压：SCL、SDA为2.4 V

时序参数

• 输入到输出延迟：PLL模式下，标称值为-100 ps至100 ps；旁路模式下，标称值为2.5 ns至4.5 ns。
• 输出到输出偏斜：所有12个输出的最大偏斜性能为50 ps。
• 相位抖动：PLL模式和旁路模式下，不同应用的相位抖动指标不同，如PCIe Gen3和Gen4的输出相位抖动影响在PLL模式下分别为0.18 ps RMS至1.0 ps RMS和0.18 ps RMS至0.5 ps RMS。

功能配置

频率选择

通过100M_133M#硬件引脚进行频率选择，可配置为100 MHz或133 MHz输出，且所有差分输出在频率切换时无毛刺。

地址选择

SA_0和SA_1是三电平硬件引脚，可将器件配置为九种不同的SMBus地址。

PLL带宽和模式选择

HBW_BYPASS_LBW#是三电平输入引脚，用于选择PLL高带宽、旁路模式和PLL低带宽模式。在旁路模式下，输入时钟直接传递到输出级，可能会在DIF输出上产生高达50 ps的附加周期到周期抖动；在PLL模式下，输入时钟通过PLL以减少高频抖动。

输出使能

每个输出可以通过SMBus控制寄存器位单独启用或禁用，并且DIF[11:0]的每个输出都有一个专用的OE#引脚。OE#引脚是异步有源低电平信号，SMBus寄存器中的输出使能位是有源高电平，默认设置为启用。

电源管理

PWRGD/PWRDN#是一个双功能引脚。PWRGD高电平有效，低电平失能；失能PWRGD（将信号拉低）相当于指示掉电条件。PWRGD（使能）用于器件采样初始配置，如频率选择条件和SA选择。首次使能PWRGD为高电平后，该引脚变为PWRDN#（掉电）引脚，可用于干净地关闭所有时钟并指示器件进入节能模式。

外部反馈和端接

NB3N1200K外部反馈端接

NB3N1200K采用固定外部反馈拓扑以实现低输入到输出的延迟变化。在FB_OUT/FB_OUT#引脚（引脚15和16）上需要正常的HCSL端接。对于100 Ω走线阻抗线，使用Rs = 33 Ω，Rp = 49.9 Ω的电阻组合，端接电阻值RFB_term = 82.9 Ω，建议使用标准的82.5 Ω，1%电阻值；对于85 Ω走线阻抗线，使用Rs = 27 Ω，Rp = 43.2 Ω的电阻组合，端接电阻值RFB_term = 70.2 Ω，建议使用标准的69.8 Ω，1%电阻值。

NB3W1200L反馈端接

NB3W1200L的NMOS推挽低功耗缓冲器在引脚15和16不需要端接电阻，这两个引脚是无连接（NC）引脚，但有有源信号，必须保持未连接状态。

SMBus通信

字节读写

• 字节读：标准的字节读操作是字节写的扩展。重复写起始条件后，从设备开始发送数据，主设备进行确认，直到最后一个字节发送完毕。主设备用NAK终止传输，然后发送停止条件。对于字节操作，命令字节的2 * 7th位必须设置；对于块操作，该位必须复位。如果该位未设置，下一个字节必须是字节传输计数。
• 字节写：对于字节操作，命令字节的2 * 7th位必须设置；对于块操作，该位必须复位。如果该位未设置，下一个字节必须是字节传输计数，计数范围为1到32。

块读写

• 块读：发送从地址并设置r/w条件位后，发送命令字节（MSB = 0），从设备确认命令字节中的寄存器索引。主设备发送重复起始功能，从设备确认后，发送要传输的字节数（>0且<33），主设备确认每个字节（除最后一个），然后发送停止功能。
• 块写：发送从地址且r/w条件位未设置后，发送命令字节（MSB = 0），低七位指示传输起始的寄存器。如果命令字节为00h，从设备将与现有的块模式从设备兼容。下一个字节必须是主设备要传输到从设备的字节数，字节数必须大于零且小于33。随后是要传输到从设备的数据字节，从设备始终确认每个接收到的字节，传输在从设备发送确认且主设备发送停止功能后终止。

控制寄存器

NB3N1200K和NB3W1200L有多个控制寄存器，用于配置频率选择、输出使能、PLL模式等功能。以下是一些主要寄存器的简要介绍：

• BYTE 0：频率选择、输出使能和PLL模式控制寄存器，可配置输出频率和PLL模式。
• BYTE 1 - 2：输出使能控制寄存器，用于单独启用或禁用每个DIF输出对。
• BYTE 3 - 4：OE[7:0]#和OE[11:8]#引脚实时回读控制寄存器，目前保留。
• BYTE 5：供应商/修订识别控制寄存器，用于识别供应商和修订代码。
• BYTE 6：设备ID控制寄存器，用于识别设备型号。
• BYTE 7：字节计数寄存器，用于配置要回读的字节数。

应用考虑

电源滤波

推荐使用铁氧体磁珠进行电源滤波，等效阻抗为600 Ω（100 MHz），最大直流电阻≤0.1 Ω，电流额定值≥400 mA。

差分输出端接

不同的输出类型（HCSL和NMOS推挽）需要不同的端接方式，具体可参考文档中的测试负载表和示意图。

功率管理和启动顺序

遵循正确的上电顺序对于设备的正常功能至关重要：

1. PWRGD/PWRDN#引脚必须为低电平。
2. 将其余控制引脚设置为所需状态（100M_133M#、HBW_BYPASS_LBW#、SDA、SCL）。
3. 为设备供电。
4. 一旦VDD引脚达到有效VDDmin电平（3.3V - 5%），必须将PWRGD/PWRDN#引脚置为高电平。

另外，在关闭输入时钟或电源之前，应先将PWRDN#引脚置为低电平，以确保所有时钟无毛刺地关闭。

总结

onsemi的NB3N1200K和NB3W1200L时钟缓冲器提供了高性能、可配置的时钟分配解决方案，适用于多种高速通信和计算应用。通过对其引脚功能、电气特性、配置方法和应用注意事项的详细了解，我们可以更好地在实际项目中应用这两款器件，确保系统的稳定运行。大家在实际使用过程中有什么问题或者心得，欢迎一起交流讨论。