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采用嵌入式测试器实现SoC中存储子系统的良品率设计
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2010-07-26
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系统级芯片(SoC)中存储器容量的增加以及嵌入式存储器支配整个裸片良品率的事实，使良品率设计(DFY)面临日益严峻的挑战，特别是在新兴的90nm和65nm半导体技术领域。由于嵌入式存储器容易产生较高的缺陷率，会对整个芯片良品率和良品率管理产生重要影响，因而DFY成为制造的关键问题。
传统的存储器测试和修复方法不能有效地管理当前SoC的复杂度和水涨船高的测试成本。为了克服这些挑战，半导体知识产权(IP)供应商提出了一种称为IIP(基础架构IP)的新型IP，IIP的作用就像嵌入芯片内部的微型测试器。
IIP的例子包括用于逻辑和存储器的内建自测试(BIST)，以及用于嵌入式存储器的内建修复分析(BIRA)、内建自修复(BISR)和错误校正代码(ECC)。本文将讨论这样一种面向嵌入式存储器测试和修复的IIP，以及这种IIP如何解决设计和制造过程各个阶段的良品率问题。声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。 举报投诉
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