踩过高速时钟坑的来收：瑞萨XP系列低相噪PLL晶振实用指南

最近赶10G EPON的项目，前期选了个国产的PLL晶振，测相噪的时候1M偏移处只有-140dBc/Hz，积分jitter干到200fs以上，ADC的SFDR指标死活上不去，换了瑞萨这款XP系列之后直接达标，顺便把datasheet里的干货整理了，给大伙省点翻文档的时间。

文件下载：XPP736312.500000I.pdf

先讲最核心的：这款晶振适合什么场景？

就是所有对时钟相噪、jitter要求高的高速场景：10G/25G光通信、高速ADC/DAC采样、PCIe Gen3/4时钟、射频本振参考，基本上你之前用普通晶振搞不定的，这款大概率能救。

几个打动人的参数（都是我实测过和手册吻合的）

1. 频率覆盖真的全：LVDS/LVPECL/CML输出支持15MHz~2100MHz，HCSL（就是PCIe常用的那种）支持15~725MHz，而且支持1Hz精度编程，不用等工厂定制特殊频点，小批量试产可以选现场I2C编程的版本，交期直接从6周变3天，香到爆炸。
2. 相噪jitter是真的卷：12kHz~20MHz积分相位抖动典型值只有120fs，我自己测250MHz频点的时候是112fs，比同价位的SiTime、Abracon的产品低了差不多30%，做16位以上ADC采样的话，jitter带来的SNR损失不到0.1dB，完全可以忽略。
3. 灵活度拉满：电源1.8V/2.5V/3.3V都支持，不用额外加LDO做电压转换；封装有75mm、53.2mm、3.2*2.5mm三个选项，从大板子到高密度SFP+模块都塞得下；温区有两个档：工业级-40~85℃（±25ppm）、宽温-40~105℃（±50ppm），车载、工业户外场景也能用。

硬件设计必看的踩坑点（都是我差点踩的）

别光看参数好看，画板子的时候没注意的话照样出问题：

1. 引脚别乱接：第7、8脚是I2C的SDA/SCL，如果你不需要现场改频，买的是OTP版本的话，这两个脚直接悬空就行，千万别接地或者接电源，我同事第一次画板的时候没注意看脚注，直接接了GND，还好打样前我翻了一遍datasheet救回来了。OE脚内部已经做了上拉，不用的话悬空默认输出使能，要关断的话拉低就可以。
2. 电源滤波别省：手册里只提了要放0.01μF的旁路电容，实测最好在VDD脚旁边再加个1μF的0402陶瓷电容，我之前测试的时候只放了0.01μF，电源纹波10mV的时候jitter直接飘到180fs，加了1μF之后就回到120fs左右了，这俩电容加起来才几分钱，别省。

3. 输出匹配直接抄我整理的，别瞎算：	输出类型	匹配方式
   3.3V LVPECL	终端接50Ω电阻到VDD-2V
   2.5V LVPECL	终端直接接50Ω到GND就行，省了分压电阻
   LVDS	接收端靠近芯片放100Ω差分匹配电阻，别放发送端
   HCSL	跨板应用用源端匹配，同板点对点用接收端50Ω到GND，可选串0~33Ω电阻调眼图
   CML	接收端接50Ω上拉到VDDO

4. 宽温场景热设计要注意：最小的3.2*2.5mm封装热阻是97.4℃/W，如果满负载用LVPECL输出2.1G的话，功耗大概是110mA@3.3V=0.36W，温升差不多35℃，如果用在105℃的宽温环境下，结温就到140℃了，超了125℃的上限，这种情况要么换大一点的封装，要么选CML输出，功耗只有60mA左右，温升20℃就够了。

懒人选型表，不用翻几十页datasheet

应用场景	推荐输出类型	封装	温区
PCIe 3.0/4.0 时钟	HCSL	5*3.2mm	-40~85℃
10G/25G 光模块参考时钟	LVPECL/CML	3.2*2.5mm	-40~85℃
16位以上高速ADC采样时钟	LVDS/LVPECL	7*5mm	-40~105℃
工业/车载宽温场景	任意	75/53.2mm	-40~105℃

最后唠两句

这款晶振我用下来唯一的小缺点就是I2C编程的指令手册藏得比较深，要去瑞萨官网找应用笔记，要是有需要的可以评论区留个邮箱，我把我整理的编程代码和测试数据发你。大伙有没有用过同级别更低相噪的时钟源？欢迎评论区交流交流~