实测前先做功课：这款3.2*2.5mm小封装1.5G差分晶振，高速设计选型可以冲

最近在调10G光口的同步时钟方案，之前选的差分晶振要么相位抖动不够，光口误码率降不下来；要么封装太大，高密度板上塞不下，刚好翻到泰艺新更的OA-M系列FASTXO手册，参数还挺亮眼，整理下给做高速时钟设计的兄弟们参考，省得大家选型的时候反复翻手册。

文件下载：OAEMDLLANF-100.000000.pdf

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先划核心亮点，哪些场景能用得上

这款是工业级的差分输出晶振，我看完最直观的几个优势：

1. 供电灵活：支持3.3V/2.5V两种供电，现在新出的FPGA、PHY很多都降成2.5V内核供电，不用额外加LDO转时钟供电，直接省了2颗料的BOM成本和板上空间
2. 输出兼容全：LVPECL、LVDS两种差分输出可选，不管是接PHY的参考时钟，还是FPGA的全局时钟引脚，都不用额外做电平转换，布线省了很多事
3. 频率覆盖宽：10MHz~1.5GHz全范围支持，千兆/万兆以太网、SAS/SATA存储、光纤通道、甚至智能电网的通信模块时钟需求，一个料号基本能覆盖，备货也省心
4. 温宽够：-40℃~85℃工业级工作温度，工业、户外场景不用怕温漂超标的问题，还符合RoHS无铅要求，过认证也不用额外改料。

我自己是用来做10G PHY的250MHz参考时钟，做服务器底板、DSP/FPGA时钟供给、宽带接入设备的兄弟都可以关注下。

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关键参数抠细节，设计避坑提醒

做高速时钟设计最在意的就是抖动、功耗、电平参数，特意把大家关心的点摘出来：

1. 相位抖动足够能打

整数模式下12kHz~20MHz积分相位抖动典型值只有0.6ps，最大值也才1.2ps，之前我踩过坑，用了最大抖动1.8ps的晶振，10G光口误码率一直卡在10e-9下不去，换了<1ps的才达标，这款的参数就算做25G链路的参考时钟都足够用。 给大家放个250MHz、3.3V供电下的典型相位噪声参考：	偏移频率	相位噪声典型值
1kHz	-107dBc/Hz
10kHz	-111dBc/Hz
100kHz	-114dBc/Hz
1MHz	-125dBc/Hz
20MHz	-147dBc/Hz

2. 功耗和电平参数明确，匹配不用瞎算

• 3.3V LVPECL供电最大电流50mA，2.5V LVDS供电最大才35mA，低功耗场景也能用，待机电流只有18mA，需要低功耗的可以接三态引脚关输出
• 输出匹配直接按手册来就行：LVPECL输出接50Ω到VDD-2V，LVDS输出直接接100Ω差分端接，不用自己再算匹配电阻值
• 启动时间最大10ms，做上电时序设计的时候留够余量就行，别比FPGA的时钟请求信号晚太多。

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画板管脚注意点，别踩低级错误

封装是3.2x2.5mm的SMD，管脚定义给大家提几个容易错的：

1. 2/3脚都是GND，接地一定要做好，铺铜多打几个过孔到主地，尽量降低地阻抗，不然会额外引入相位抖动
2. 1脚是三态控制引脚，不用的话直接接高电平就行，要关断输出的话接0.3*VDD以下的电平就可以
3. 6脚是供电引脚，就近放0.1uF+1uF的滤波电容，虽然手册说3.3V供电允许±10%波动，但实际设计最好把纹波控制在±5%以内，抖动表现会好很多。

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最后说下可靠性

全温范围内的频率稳定性已经包含了25℃校准误差、温漂、供电波动、负载变化、首年老化、震动冲击的影响，工业级场景用完全没问题，不过要注意不是所有频率+输出+供电的组合都有现货，特殊需求可以找代理商申请定制。

我已经订了250MHz LVDS的样片，等打样实测完再给大家更实际的相位噪声测试曲线，你们最近做高速设计都在用什么型号的晶振？评论区聊聊踩过的坑？